低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法
【专利摘要】本发明涉及一种低亚阈值摆幅高耐压绝缘栅隧穿晶体管，在集电结和发射结中引入低杂质浓度的耐压层结构提升器件的正向及反向耐压能力，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，实现更低的亚阈值摆幅和更好的开关特性。通过绝缘隧穿层上产生的遂穿电流作为集电极电流的驱动电流，对比普通半导体带间遂穿场效应晶体管实现更好的正向电流导通特性。本发明还提出低亚阈值摆幅高耐压绝缘栅隧穿晶体管的具体制造方法。因此显著改善了纳米级集成电路单元的工作特性，适用于推广应用。
【专利说明】低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法
【技术领域】
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[0001]本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法。
【背景技术】
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[0002]当前，集成电路单元金属氧化物半导体场效应晶体管(MOSFETs)器件沟道长度的不断缩短导致了器件亚阈值摆幅的增大，因此带来了开关特性的严重劣化和静态功耗的明显增加等短沟道效应。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减至50纳米以下时，即便采用最优化的栅电极结构，器件的亚阈值摆幅也会随着器件沟道长度的进一步减小而增加，因此在亚50纳米领域，短沟道效应会再次导致了器件性能的恶化；此外，由于MOSFETs器件的源电极与沟道之间或漏电极沟道之间形成有陡峭的突变PN结，随着沟道长度的不断缩减，当漏源电压较大时，这种陡峭的突变PN结会发生击穿效应，从而严重影响MOSFETs器件的正向和反向耐压特性。
[0003]为解决MOSFETs器件的物理尺寸极限问题，提出了隧穿场效应晶体管(TFETs)，由于其有潜质具备更好的开关特性及更低的功耗，因此有可能取代MOSFETs器件而成为下一代超大规模集成电路逻辑单元或存储单元。然而，对比于MOSFETs器件，其劣势在于亚阈值斜率只是在局部超过MOSFETs器件，并且正向导通电流很小。
[0004]为提高TFETs的电学特性，目前的主要解决方案是通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成器件的隧穿部分，并以此提升亚阈值斜率并增大导通电流。然而这样的做法不但加大了生产成本，也增加了工艺难度。此外，采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，只能改善栅极对沟道电场分布的控制能力，而不能从本质上提高硅材料的隧穿几率，因此对于亚阈值斜率导通电流等电学特性的改善很有限。
【发明内容】
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[0005]发明目的
[0006]为在兼容现有基于硅工艺技术的前提下显著提升亚50纳米级器件的正向及反向耐压特性，显著降低纳米级集成电路基本单元器件的亚阈值摆幅，并确保器件在提升开关特性的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能超高集成度集成电路制造的低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法。
[0007]技术方案
[0008]本发明是通过以下技术方案来实现的:
[0009]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，衬底1采用单晶体硅晶圆作为形成器件的衬底，或采用S0I晶圆作为形成器件的衬底；在衬底上方形成耐压层2 ;发射区3、中度掺杂基区4以及集电区5彼此之间被耐压层2相互隔离；重掺杂基区6位于中度掺杂基区4的上方；发射极10位于发射区3的上方；集电极11位于集电区5的上方；导电层7位于重掺杂基区6的上方；隧穿绝缘层8位于导电层7的上方；栅电极9位于隧穿绝缘层8的上方；阻挡绝缘层12位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔尚作用。
[0010]为达到本发明所述的器件功能，本发明提出低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其核心结构特征为:
[0011]导电层7、隧穿绝缘层8和栅电极9与发射极10和发射区3之间通过阻挡绝缘层12隔离；导电层7、隧穿绝缘层8和栅电极9与集电极11和集电区5之间通过阻挡绝缘层12隔离；相邻的发射区3与集电区5之间通过阻挡绝缘层12彼此隔离；相邻的发射极10与集电极11之间通过阻挡绝缘层12彼此隔离；相邻的耐压层2之间通过阻挡绝缘层12彼此隔离。
[0012]隧穿绝缘层8为用于产生绝缘栅隧穿电流的绝缘层，其厚度小于I纳米。
[0013]耐压层2的杂质浓度低于116每立方厘米；
[0014]中度掺杂基区4与重掺杂基区6具有相同的掺杂类型，且与发射区3和集电区5具有相反的掺杂类型，且其掺杂浓度低于117每立方厘米；
[0015]重掺杂基区6的掺杂浓度不低于118每立方厘米；
[0016]导电层7的底部与重掺杂基区6形成欧姆接触，是金属材料，或者是同重掺杂基区6具有相同杂质类型且掺杂浓度高于119每立方厘米的重掺杂多晶硅。
[0017]栅电极9是控制隧穿绝缘层8发生隧穿效应的电极，是控制器件开启和关断的电极。
[0018]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为:当集电极11正偏，且栅电极9处于低电位时，栅电极9与导电层7之间没有形成足够的电势差，此时隧穿绝缘层8处于高阻状态，没有明显隧穿电流通过，因此使得由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所形成的耐压发射结没有足够大的电流来驱动低亚阈值摆幅高耐压绝缘栅隧穿晶体管，即器件处于关断状态；随着栅电极9电压的逐渐升高，栅电极9与导电层7之间的电势差逐渐增大，使得位于栅电极9与导电层7之间的隧穿绝缘层8内的电场强度也随之逐渐增大，当隧穿绝缘层8内的电场强度位于临界值以下时，隧穿绝缘层8依然保持良好的高阻状态，栅电极9和发射极10之间的电势差几乎完全降在隧穿绝缘层8上，也就使得连接在重掺杂基区6的导电层7和发射区之间的电势差极小，这样发射区就几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层8内的电场强度位于临界值以上时，隧穿绝缘层8会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极9电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层8在栅电极很小的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层8处于低阻态，隧穿绝缘层8在栅电极9和导电层7之间所形成的电阻要远小于导电层7和发射极3之间所形成的电阻，这就使得由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所形成的耐压发射结形成了足够大的正偏电压，并且在隧穿效应的作用下，隧穿绝缘层8的上下两侧产生大量电子移动，即为由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所形成的耐压发射结提供足够的电流源来驱动低亚阈值摆幅高耐压绝缘栅隧穿晶体管，即器件处于开启状态；
[0019]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，利用耐压层2来提高器件的正向和反向耐压特性。以N型器件为例，当集电极11相对于发射极10正偏时，由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和集电区所组成的集电结处于反偏状态，位于重掺杂基区和发射区之间的中度掺杂基区4和耐压层2对于反偏的集电结具有抗击穿保护作用，可显著提升器件的正向耐压能力；当集电极11相对于发射极10反偏时，由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所组成的发射结处于反偏状态，位于重掺杂基区6和发射区3之间的中度掺杂基区4和耐压层2对于反偏的发射结具有抗击穿保护作用，可显著提升器件的反向耐压能力；
[0020]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过选取适当介电常数的绝缘材料，并对隧穿绝缘层8的厚度进行适当调节，就可以使隧穿绝缘层8在栅电极9极小的电势变化区间内实现高阻态和低阻态之间的转换，对比于普通结构的MOSFETs、TFETs或普通的双极晶体管，可以实现更低的亚阈值摆幅，因此实现更好的开关特性。
[0021]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，通过绝缘隧穿层上产生的遂穿电流作为集电极电流的驱动电流，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性。
[0022]优点及效果
[0023]本发明具有如下优点及有益效果:
[0024]1.良好的正向耐压和反向耐压特性
[0025]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，利用耐压层2来提高器件的正向和反向耐压特性。以N型器件为例，当集电极11相对于发射极10正偏时，由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和集电区所组成的集电结处于反偏状态，位于重掺杂基区和发射区之间的中度掺杂基区4和耐压层2对于反偏的集电结具有抗击穿保护作用，可显著提升器件的正向耐压能力；当集电极11相对于发射极10反偏时，由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所组成的发射结处于反偏状态，位于重掺杂基区6和发射区3之间的中度掺杂基区4和耐压层2对于反偏的发射结具有抗击穿保护作用，可显著提升器件的反向耐压能力；
[0026]2.更好的开关特性
[0027]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过选取适当介电常数的绝缘材料，并对隧穿绝缘层8的厚度进行适当调节，就可以使隧穿绝缘层8在栅电极9极小的电势变化区间内实现高阻态和低阻态之间的转换，对比于普通结构的MOSFETs、TFETs或普通的双极晶体管，可以实现更低的亚阈值摆幅，因此实现更好的开关特性。
[0028]3.更好的正向电流导通特性
[0029]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，通过绝缘隧穿层上产生的遂穿电流作为集电极电流的驱动电流，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性。
【专利附图】
【附图说明】
[0030]图1为本发明低亚阈值摆幅高耐压绝缘栅隧穿晶体管在体硅衬底上形成的二维结构示意图；
[0031 ]图2是步骤一示意图，
[0032]图3是步骤二示意图，
[0033]图4是步骤三示意图，
[0034]图5是步骤四示意图，
[0035]图6是步骤五示意图，
[0036]图7是步骤六示意图，
[0037]图8是步骤七示意图，
[0038]图9是步骤八示意图，
[0039]图10是步骤九示意图，
[0040]图11是步骤十示意图，
[0041]图12是步骤^^一示意图，
[0042]图13是步骤十二示意图。
[0043]附图标记说明:
[0044]1、衬底；2、耐压层；3、发射区；4、中度掺杂基区；5、集电区；6、重掺杂基区；7、导电层；8、隧穿绝缘层；9、栅电极；10、发射极；11、集电极；12、阻挡绝缘层。
【具体实施方式】
[0045]下面结合附图对本发明做进一步的说明:
[0046]如图1为本发明低亚阈值摆幅高耐压绝缘栅隧穿晶体管在体硅衬底上形成的二维结构示意图；具体包括单晶硅衬底I ;耐压层2 ;发射区3 ;中度掺杂基区4 ;集电区5 ;重掺杂基区6 ;导电层7 ;隧穿绝缘层8 ;栅电极9 ;发射极10 ;集电极11 ;阻挡绝缘层12。
[0047]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，衬底I采用单晶体硅晶圆作为形成器件的衬底，或采用SOI晶圆作为形成器件的衬底；在衬底上方形成耐压层2 ;发射区3、中度掺杂基区4以及集电区5彼此之间被耐压层2相互隔离；重掺杂基区6位于中度掺杂基区4的上方；发射极10位于发射区3的上方；集电极11位于集电区5的上方；导电层7位于重掺杂基区6的上方；隧穿绝缘层8位于导电层7的上方；栅电极9位于隧穿绝缘层8的上方；阻挡绝缘层12位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔尚作用。
[0048]为达到本发明所述的器件功能，本发明提出低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其核心结构特征为:
[0049]1.隧穿绝缘层8为用于产生绝缘栅隧穿电流的绝缘层，其厚度小于I纳米，可以是二氧化硅层，也可以是具有更高介电常数的绝缘材料层，如:二氧化铪、四氮化三硅、三氧化二铝等，但不仅限于此。
[0050]2.耐压层2的掺杂浓度低于116每立方厘米；
[0051]3.中度掺杂基区4与重掺杂基区6具有相同的掺杂类型，且与发射区3和集电区5具有相反的掺杂类型，且其掺杂浓度低于117每立方厘米；
[0052]4.重掺杂基区6的掺杂浓度不低于118每立方厘米；
[0053]5.导电层7的底部与重掺杂基区6形成欧姆接触，是金属材料，或者是同重掺杂基区6具有相同杂质类型且掺杂浓度高于1019每立方厘米的重掺杂多晶硅。
[0054]6.栅电极9是控制隧穿绝缘层8发生隧穿效应的电极，是控制器件开启和关断的电极。
[0055]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为:当集电极11正偏，且栅电极9处于低电位时，栅电极9与导电层7之间没有形成足够的电势差，此时隧穿绝缘层8处于高阻状态，没有明显隧穿电流通过，因此使得由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所形成的耐压发射结没有足够大的电流来驱动低亚阈值摆幅高耐压绝缘栅隧穿晶体管，即器件处于关断状态；随着栅电极9电压的逐渐升高，栅电极9与导电层7之间的电势差逐渐增大，使得位于栅电极9与导电层7之间的隧穿绝缘层8内的电场强度也随之逐渐增大，当隧穿绝缘层8内的电场强度位于临界值以下时，隧穿绝缘层8依然保持良好的高阻状态，栅电极9和发射极10之间的电势差几乎完全降在隧穿绝缘层8上，也就使得连接在重掺杂基区6的导电层7和发射区之间的电势差极小，这样发射区就几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层8内的电场强度位于临界值以上时，隧穿绝缘层8会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极9电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层8在栅电极很小的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层8处于低阻态，隧穿绝缘层8在栅电极9和导电层7之间所形成的电阻要远小于导电层7和发射极3之间所形成的电阻，这就使得由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所形成的耐压发射结形成了足够大的正偏电压，并且在隧穿效应的作用下，隧穿绝缘层8的上下两侧产生大量电子移动，即为由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所形成的耐压发射结提供足够的电流源来驱动低亚阈值摆幅高耐压绝缘栅隧穿晶体管，即器件处于开启状态；
[0056]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，利用耐压层2来提高器件的正向和反向耐压特性。以N型器件为例，当集电极11相对于发射极10正偏时，由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和集电区所组成的集电结处于反偏状态，位于重掺杂基区和发射区之间的中度掺杂基区4和耐压层2对于反偏的集电结具有抗击穿保护作用，可显著提升器件的正向耐压能力；当集电极11相对于发射极10反偏时，由导电层7、重掺杂基区6、中度掺杂基区4、耐压层2和发射区3所组成的发射结处于反偏状态，位于重掺杂基区6和发射区3之间的中度掺杂基区4和耐压层2对于反偏的发射结具有抗击穿保护作用，可显著提升器件的反向耐压能力；
[0057]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过选取适当介电常数的绝缘材料，并对隧穿绝缘层8的厚度进行适当调节，就可以使隧穿绝缘层8在栅电极9极小的电势变化区间内实现高阻态和低阻态之间的转换，对比于普通结构的MOSFETs、TFETs或普通的双极晶体管，可以实现更低的亚阈值摆幅，因此实现更好的开关特性。
[0058]低亚阈值摆幅高耐压绝缘栅隧穿晶体管，通过绝缘隧穿层上产生的遂穿电流作为集电极电流的驱动电流，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性。
[0059]本发明所提出的低亚阈值摆幅高耐压绝缘栅隧穿晶体管的单元及阵列在体硅晶圆上的具体制造工艺步骤如下:
[0060]步骤一、提供一个体硅晶圆衬底1，通过光刻、刻蚀等工艺在所提供的衬底I上形成如图2所示的长方体状单晶硅孤岛阵列区域，初步形成耐压层2，且该区域用于进一步形成器件的耐压层2、发射区3、中度掺杂基区4、集电区5和重掺杂基区6 ；
[0061]步骤二、如图3所示，在晶圆上方淀积绝缘介质后平坦化表面，初步形成阻挡绝缘层12 ；
[0062]步骤三、如图4所示，通过离子注入工艺，在每个长方体状单晶硅孤岛阵列上形成发射区3集电区5;
[0063]步骤四、如图5所示，通过离子注入工艺，初步形成中度掺杂基区4并最终形成耐压层2，中度掺杂基区4的掺杂类型与发射区3集电区5相反，浓度低于117每立方厘米；
[0064]步骤五、如图6所示，通过离子注入工艺，形成重掺杂基区6并最终形成中度掺杂基区4，重掺杂基区6的掺杂浓度高于118每立方厘米；
[0065]步骤六、如图7所示，在晶圆表面淀积金属或掺杂与重掺杂基区杂质类型相同的、浓度高于119每立方厘米重掺杂的多晶硅，并通过刻蚀工艺形成导电层7 ；
[0066]步骤七、如图8所示，在晶圆上方淀积绝缘介质后平坦化表面并露出导电层7，进一步形成阻挡绝缘层12 ；
[0067]步骤八、如图9所示，在晶圆上方淀积隧穿绝缘层介质，通过刻蚀工艺形成隧穿绝缘层8;
[0068]步骤九、如图10所示,在晶圆上方淀积绝缘介质后平坦化表面并露出隧穿绝缘层8，进一步形成阻挡绝缘层12;
[0069]步骤十、如图11所示，在晶圆上方淀积金属或重掺杂多晶硅，并通过刻蚀工艺形成栅电极9 ；
[0070]步骤十一、如图12所示，在晶圆上方淀积绝缘介质层并平坦化表面，进一步形成阻挡绝缘层12 ；
[0071]步骤十二、如图13所示，通过刻蚀工艺在发射区3和集电区5的上方刻蚀出用于形成发射极10和集电极11的通孔，并在晶圆上表面淀积金属层，使通孔被金属填充，再对金属层进行刻蚀，形成发射极10和集电极11。
【权利要求】
1.低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:衬底(1)采用单晶体硅晶圆作为形成器件的衬底或采用301晶圆作为形成器件的衬底；在衬底上方形成耐压层(2)；发射区(3)、中度掺杂基区(4)以及集电区(5)彼此之间被耐压层(2)相互隔离；重掺杂基区(6)位于中度掺杂基区⑷的上方；发射极(10)位于发射区⑶的上方；集电极(11)位于集电区⑶的上方；导电层⑵位于重掺杂基区(6)的上方；隧穿绝缘层⑶位于导电层(7)的上方；栅电极(9)位于隧穿绝缘层(8)的上方；阻挡绝缘层(12)位于低亚阈值摆幅高耐压绝缘栅隧穿晶体管单元之间和单个低亚阈值摆幅高耐压绝缘栅隧穿晶体管的上方。
2.根据权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:导电层(7)、隧穿绝缘层⑶和栅电极(9)与发射极(10)和发射区⑶之间通过阻挡绝缘层(12)隔离；导电层(7)、隧穿绝缘层⑶和栅电极(9)与集电极(11)和集电区(5)之间通过阻挡绝缘层(12)隔离；相邻的发射区(3)与集电区(5)之间通过阻挡绝缘层(12)彼此隔离；相邻的发射极(10)与集电极(11)之间通过阻挡绝缘层(12)彼此隔离；相邻的耐压层(2)之间通过阻挡绝缘层(12)彼此隔离。
3.根据权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:隧穿绝缘层(8)为用于产生绝缘栅隧穿电流的绝缘层，其厚度小于1纳米。
4.根据权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:耐压层(2)的杂质浓度低于1016每立方厘米。
5.根据权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:中度掺杂基区(4)与重掺杂基区(6)具有相同的掺杂类型，且与发射区(3)和集电区(5)具有相反的掺杂类型，且其掺杂浓度低于1017每立方厘米。
6.根据权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:重掺杂基区出)的掺杂浓度不低于1018每立方厘米。
7.根据权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:导电层(7)的底部与重掺杂基区(6)形成欧姆接触，导电层(7)是金属材料或者是同重掺杂基区(6)具有相同杂质类型且掺杂浓度高于1019每立方厘米的重掺杂多晶硅。
8.根据权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其特征在于:栅电极(9)是控制隧穿绝缘层(8)发生隧穿效应的电极，是控制器件开启和关断的电极。
9.一种如权利要求1所述的低亚阈值摆幅高耐压绝缘栅隧穿晶体管的制造方法，其特征在于:该工艺步骤如下: 步骤一、提供一个体硅晶圆衬底(1),通过光刻、刻蚀工艺在所提供的衬底(1)上形成长方体状单晶硅孤岛阵列区域，初步形成耐压层(2)，且该区域用于进一步形成器件的耐压层(2)、发射区(3)、中度掺杂基区(4)、集电区(5)和重掺杂基区(6)； 步骤二、在晶圆上方淀积绝缘介质后平坦化表面，初步形成阻挡绝缘层(12)； 步骤三、通过离子注入工艺，在每个长方体状单晶硅孤岛阵列上形成发射区(3)集电区⑶； 步骤四、通过离子注入工艺，初步形成中度掺杂基区(4)并最终形成耐压层(2),中度掺杂基区(4)的掺杂类型与发射区(3)集电区(5)相反，浓度低于1017每立方厘米； 步骤五、通过离子注入工艺，形成重掺杂基区(6)并最终形成中度掺杂基区(4),重掺杂基区￠)的掺杂浓度高于1018每立方厘米； 步骤六、在晶圆表面淀积金属或掺杂与重掺杂基区杂质类型相同的、浓度高于1019每立方厘米重掺杂的多晶硅，并通过刻蚀工艺形成导电层(7)； 步骤七、在晶圆上方淀积绝缘介质后平坦化表面并露出导电层(7)，进一步形成阻挡绝缘层(12)； 步骤八、在晶圆上方淀积隧穿绝缘层介质，通过刻蚀工艺形成隧穿绝缘层(8)； 步骤九、在晶圆上方淀积绝缘介质后平坦化表面并露出隧穿绝缘层(8)，进一步形成阻挡绝缘层(12)； 步骤十、在晶圆上方淀积金属或重掺杂多晶硅，并通过刻蚀工艺形成栅电极(9)； 步骤十一、在晶圆上方淀积绝缘介质层并平坦化表面，进一步形成阻挡绝缘层(12)； 步骤十二、通过刻蚀工艺在发射区(3)和集电区(5)的上方刻蚀出用于形成发射极(10)和集电极(11)的通孔，并在晶圆上表面淀积金属层，使通孔被金属填充，再对金属层进行刻蚀，形成发射极(10)和集电极(11)。
【文档编号】H01L21/335GK104409486SQ201410745889
【公开日】2015年3月11日 申请日期:2014年12月8日 优先权日:2014年12月8日
【发明者】靳晓诗, 刘溪 申请人:沈阳工业大学