Soi衬底双栅绝缘隧穿基极双极晶体管及其制造方法
【专利摘要】本发明涉及一种SOI衬底双栅绝缘隧穿基极双极晶体管，在基区两侧同时具有绝缘隧穿结构，在栅电极的控制作用下使绝缘隧穿效应同时发生在基区两侧，因此提升了隧穿电流的产生率；对比同尺寸MOSFETs或TFETs器件，利用隧穿绝缘层阻抗与其内部场强间极为敏感的相互关系实现优秀的开关特性；通过发射极将隧穿信号增强实现了优秀的正向导通特性；另外本发明还提出了一种SOI衬底双栅绝缘隧穿基极双极晶体管的具体制造方法。该晶体管显著改善了纳米级集成电路单元的工作特性，适用于推广应用。
【专利说明】SOI衬底双栅绝缘隧穿基极双极晶体管及其制造方法
【技术领域】
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[0001]本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的SOI衬底双栅绝缘隧穿基极双极晶体管及其制造方法。
【背景技术】
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[0002]集成电路的基本单元金属氧化物半导体场效应晶体管(MOSFETs)沟道长度的不断缩短导致了器件开关特性的明显下降。具体表现为亚阈值摆幅随着沟道长度的减小而增大、静态功耗明显增加。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减时，器件的开关特性会继续恶化。
[0003]对比于MOSFETs器件，近年来提出的隧穿场效应晶体管(TFETs)，虽然其平均亚阈值摆幅有所提升，然而其正向导通电流过小，虽然通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成TFETs的隧穿部分可增大隧穿几率以提升开关特性，但增加了工艺难度。采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，虽然能够改善栅极对沟道电场分布的控制能力，却不能从本质上提高硅材料的隧穿几率，因此对于TFETs的正向导通特性改善很有限。
【发明内容】
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[0004]发明目的
[0005]为在兼容现有基于硅工艺技术的前提下显著提升纳米级集成电路基本单元器件的开关特性，确保器件在降低亚阈值摆幅的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能、高集成度集成电路制造的SOI衬底双栅绝缘隧穿基极双极晶体管及其制造方法。
[0006]技术方案
[0007]本发明是通过以下技术方案来实现的:
[0008]SOI衬底双栅绝缘隧穿基极双极晶体管，采用包含单晶硅衬底I和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4和集电区5位于晶圆绝缘层2的上方；发射极9位于发射区3的上方；集电极10位于集电区5的上方；由导电层6、隧穿绝缘层7和栅电极8在基区4的两侧的中间部分形成夹层结构；阻挡绝缘层11为绝缘介质。
[0009]为达到本发明所述的器件功能，本发明提出SOI衬底双栅绝缘隧穿基极双极晶体管及其制造方法，其核心结构特征为:
[0010]导电层6形成于基区4的两侧，并在两侧均形成欧姆接触，是金属材料，或者是同基区4具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
[0011]隧穿绝缘层7为用于产生隧穿电流的绝缘材料层，具有两个独立部分，每一部分形成于基区4两侧导电层6的与基区4相接触一侧的另一侧。
[0012]栅电极8是控制隧穿绝缘层7产生隧穿效应的电极，是控制器件开启和关断的电极，与隧穿绝缘层7的两个独立部分的与导电层6相接触一侧的另一侧相接触。
[0013]导电层6、隧穿绝缘层7和栅电极8均通过阻挡绝缘层11与发射区3、发射极9、集电区5和集电极10相互隔离。
[0014]导电层6、隧穿绝缘层7和栅电极8共同组成了 SOI衬底双栅绝缘隧穿基极双极晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电。
[0015]发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。
[0016]SOI衬底双栅绝缘隧穿基极双极晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为:当集电极10正偏，且栅电极8处于低电位时，栅电极8与导电层6之间没有形成足够的电势差，此时隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动SOI衬底双栅绝缘隧穿基极双极晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与导电层6之间的电势差逐渐增大，使得位于栅电极8与导电层6之间隧穿绝缘层7内的电场强度也随之逐渐增大，当隧穿绝缘层7内的电场强度位于临界值以下时，隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层7内的电场强度位于临界值以上时，隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层7处于低阻态，此时隧穿绝缘层7在栅电极8和导电层6之间所形成的电阻要远小于导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在隧穿绝缘层7的内壁和外壁之间产生大量电流移动，导电层6、隧穿绝缘层7和栅电极8共同组成了 SOI衬底双栅绝缘隧穿基极双极晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电；基区4电流经发射区3增强后由集电极流出，此时器件处于开启状态。
[0017]优点及效果
[0018]本发明具有如下优点及有益效果:
[0019]1.高隧穿电流产生率
[0020]SOI衬底双栅绝缘隧穿基极双极晶体管，在基区4两侧同时具有绝缘隧穿结构，在栅电极8的控制作用下使绝缘隧穿效应同时发生在基区两侧，因此提升了隧穿电流的产生率。
[0021]2.优秀的开关特性
[0022]SOI衬底双栅绝缘隧穿基极双极晶体管及其制造方法，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对隧穿绝缘层7选取适当的隧道绝缘材料，并对隧穿绝缘层7的高度及厚度进行适当调节，就可以使隧穿绝缘层7在极小的栅电极电势变化区间内实现高阻态和低阻态之间的转换，可以实现更优秀的开关特性。
[0023]3.高正向导通电流
[0024]SOI衬底双栅绝缘隧穿基极双极晶体管，栅绝缘隧穿电流通过导电层6流向基区，并经过发射区进行信号增强，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性，基于上述原因，对比于普通TFETs器件，SOI衬底双栅绝缘隧穿基极双极晶体管可以实现更高的正向导通电流。
【专利附图】
【附图说明】
[0025]图1为本发明SOI衬底双栅绝缘隧穿基极双极晶体管的二维结构俯视示意图；
[0026]图2是图1沿切线A切割得到的剖面示意图，
[0027]图3是图1沿切线B切割得到的剖面示意图，
[0028]图4是步骤一的俯视示意图，
[0029]图5是图4沿切线A切割得到的剖面示意图，
[0030]图6是步骤二的俯视示意图，
[0031]图7是图6沿切线A切割得到的步骤二的剖面示意图，
[0032]图8是步骤二的俯视不意图，
[0033]图9是图8沿切线A切割得到的步骤三的剖面示意图，
[0034]图10是步骤四的俯视示意图，
[0035]图11是图10沿切线A切割得到的步骤四的剖面示意图，
[0036]图12是步骤五的俯视示意图，
[0037]图13是图12沿切线B切割得到的步骤五的剖面示意图，
[0038]图14是步骤六的俯视示意图，
[0039]图15是图14沿切线B切割得到的步骤六的剖面示意图，
[0040]图16是步骤七的俯视示意图，
[0041]图17是图16沿切线B切割得到的步骤七的剖面示意图，
[0042]图18是步骤八的俯视示意图，
[0043]图19是图18沿切线B切割得到的步骤八的剖面示意图，
[0044]图20是步骤九的俯视示意图，
[0045]图21是图20沿切线B切割得到的步骤九的剖面示意图，
[0046]图22是步骤十的俯视示意图，
[0047]图23是图22沿切线B切割得到的步骤十的剖面示意图，
[0048]图24是步骤i^一的俯视示意图，
[0049]图25是图24沿切线B切割得到的步骤i^一的剖面示意图，
[0050]图26是步骤十二的俯视示意图，
[0051]图27是图26沿切线A切割得到的步骤十二的剖面示意图，
[0052]图28是图26沿切线B切割得到的步骤十二的剖面示意图，
[0053]图29是步骤十二的俯视不意图，
[0054]图30是图29沿切线B切割得到的步骤十三的剖面示意图，
[0055]图31是步骤十四的俯视示意图，
[0056]图32是图31沿切线A切割得到的步骤十四的剖面示意图，
[0057]图33是图31沿切线B切割得到的步骤十四的剖面示意图，
[0058]图34是步骤十五的俯视示意图，
[0059]图35是图34沿切线B切割得到的步骤十五的剖面示意图，
[0060]图36是步骤十六的俯视示意图，
[0061]图37是图36沿切线A切割得到的步骤十六的剖面示意图，
[0062]图38是图36沿切线B切割得到的步骤十六的剖面示意图，
[0063]图39是步骤十七的俯视示意图，
[0064]图40是图39沿切线A切割得到的步骤十七的剖面示意图，
[0065]图41是步骤十八的俯视示意图，
[0066]图42是图41沿切线A切割得到的步骤十八的剖面示意图，
[0067]图43是图41沿切线B切割得到的步骤十八的剖面示意图，
[0068]图44是步骤十九的俯视示意图，
[0069]图45是图44沿切线A切割得到的步骤十九的剖面示意图。
[0070]附图标记说明:
[0071]1、单晶娃衬底；2、晶圆绝缘层；3、发射区；4、基区；5、集电区；6、导电层；7、隧穿绝缘层；8、栅电极；9、发射极；10、集电极；11、阻挡绝缘层。
【具体实施方式】
[0072]下面结合附图对本发明做进一步的说明:
[0073]如图1为本发明SOI衬底双栅绝缘隧穿基极双极晶体管的二维结构俯视示意图；图2是图1沿切线A切割得到的剖面示意图；图3是图1沿切线B切割得到的剖面示意图；具体包括单晶硅衬底I ;晶圆绝缘层2 ;发射区3 ;基区4 ;集电区5 ;导电层6 ;隧穿绝缘层7 ;栅电极8 ;发射极9 ;集电极10 ;阻挡绝缘层11。
[0074]SOI衬底双栅绝缘隧穿基极双极晶体管，采用包含单晶硅衬底I和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4和集电区5位于晶圆绝缘层2的上方；发射极9位于发射区3的上方；集电极10位于集电区5的上方；由导电层6、隧穿绝缘层7和栅电极8在基区4的两侧的中间部分形成夹层结构；阻挡绝缘层11为绝缘介质。
[0075]为达到本发明所述的器件功能，本发明提出SOI衬底双栅绝缘隧穿基极双极晶体管及其制造方法，其核心结构特征为:
[0076]导电层6形成于基区4的两侧，并在两侧均形成欧姆接触，是金属材料，或者是同基区4具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
[0077]隧穿绝缘层7为用于产生隧穿电流的绝缘材料层，具有两个独立部分，每一部分形成于基区4两侧导电层6的与基区4相接触一侧的另一侧。
[0078]栅电极8是控制隧穿绝缘层7产生隧穿效应的电极，是控制器件开启和关断的电极，与隧穿绝缘层7的两个独立部分的与导电层6相接触一侧的另一侧相接触。
[0079]导电层6、隧穿绝缘层7和栅电极8均通过阻挡绝缘层11与发射区3和集电区5相互隔离。
[0080]导电层6、隧穿绝缘层7和栅电极8共同组成了 SOI衬底双栅绝缘隧穿基极双极晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电。
[0081]发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。
[0082]SOI衬底双栅绝缘隧穿基极双极晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为:当集电极10正偏，且栅电极8处于低电位时，栅电极8与导电层6之间没有形成足够的电势差，此时隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动SOI衬底双栅绝缘隧穿基极双极晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与导电层6之间的电势差逐渐增大，使得位于栅电极8与导电层6之间隧穿绝缘层7内的电场强度也随之逐渐增大，当隧穿绝缘层7内的电场强度位于临界值以下时，隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当隧穿绝缘层7内的电场强度位于临界值以上时，隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当隧穿绝缘层7处于低阻态，此时隧穿绝缘层7在栅电极8和导电层6之间所形成的电阻要远小于导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在隧穿绝缘层7的内壁和外壁之间产生大量电流移动，导电层6、隧穿绝缘层7和栅电极8共同组成了 SOI衬底双栅绝缘隧穿基极双极晶体管的隧穿基极，当隧穿绝缘层7在栅电极8的控制下发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电；基区4电流经发射区3增强后由集电极流出，此时器件处于开启状态。
[0083]SOI衬底双栅绝缘隧穿基极双极晶体管，在基区4两侧同时具有绝缘隧穿结构，在栅电极8的控制作用下使绝缘隧穿效应同时发生在基区两侧，因此提升了隧穿电流的产生率。
[0084]SOI衬底双栅绝缘隧穿基极双极晶体管及其制造方法，利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对隧穿绝缘层7选取适当的隧道绝缘材料，并对隧穿绝缘层7的高度及厚度进行适当调节，就可以使隧穿绝缘层7在极小的栅电极电势变化区间内实现高阻态和低阻态之间的转换，可以实现更优秀的开关特性。
[0085]SOI衬底双栅绝缘隧穿基极双极晶体管，栅绝缘隧穿电流通过导电层6流向基区，并经过发射区进行信号增强，与普通TFETs只是利用少量的半导体带间隧穿电流作为器件的导通电流相比，具有更好的正向电流导通特性，基于上述原因，对比于普通TFETs器件，SOI衬底双栅绝缘隧穿基极双极晶体管可以实现更高的正向导通电流。
[0086]本发明所提出的SOI衬底双栅绝缘隧穿基极双极晶体管的单元及阵列在SOI晶圆上的具体制造工艺步骤如下:
[0087]步骤一、如图4至图5所示，提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底1，S0I晶圆的中间为晶圆绝缘层2，通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，初步形成基区4。
[0088]步骤二、如图6至图7所示，再次通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，在晶圆上表面形成与步骤一中的杂质类型相反的、浓度不低于1019每立方厘米的重掺杂区。
[0089]步骤三、如图8至图9所示，通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛队列。
[0090]步骤四、如图10至图11所示，在晶圆上方淀积绝缘介质后平坦化表面至露出单晶硅薄膜，初步形成阻挡绝缘层11。
[0091]步骤五、如图12至图13所示，进一步通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列。
[0092]步骤六、如图14至图15所示，在晶圆上方淀积绝缘介质后平坦化表面至露出发射区3、基区4和集电区5，进一步形成阻挡绝缘层11。
[0093]步骤七、如图16至图17所示，通过刻蚀工艺，对晶圆表面基区两侧中间部分的阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2。
[0094]步骤八、如图18至图19所不,在晶圆上方淀积金属或具有和基区4相同杂质类型的重掺杂的多晶硅，使步骤七中被刻蚀掉的阻挡绝缘层11完全被填充，再将表面平坦化至露出发射区3、基区4、集电区5和阻挡绝缘层11，形成导电层6。
[0095]步骤九、如图20至图21所示，分别在基区两侧的导电层6的远离基区的一侧对阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2。
[0096]步骤十、如图22至图23所示，在晶圆上方淀积隧穿绝缘层介质，使步骤九中被刻蚀掉的阻挡绝缘层11被隧穿绝缘层介质完全填充，再将表面平坦化至露出发射区3、基区
4、集电区5、导电层6和阻挡绝缘层11，形成隧穿绝缘层7。
[0097]步骤十一、如图24至图25所示，分别在基区两侧的隧穿绝缘层7的远离基区的一侧对阻挡绝缘层11进行刻蚀至露出晶圆绝缘层2。
[0098]步骤十二、如图26至图28所示，在晶圆上方淀积金属或重掺杂的多晶硅，使步骤i^一中被刻蚀掉的阻挡绝缘层Ii被完全填充。
[0099]步骤十三、如图29至30所示，将表面平坦化至露出发射区3、基区4、集电区5、导电层6、隧穿绝缘层7和阻挡绝缘层11，初步形成栅电极8。
[0100]步骤十四、如图31至图33所示，在晶圆上方淀积绝缘介质，进一步形成阻挡绝缘层11。
[0101]步骤十五、如图34至图35所示，通过刻蚀工艺将位于栅电极8上方的阻挡绝缘层11刻蚀掉。
[0102]步骤十六、如图36至图38所示，在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十四中被刻蚀掉的阻挡绝缘层11被完全填充，将表面平坦化，进一步形成栅电极8。
[0103]步骤十七、如图39至图40所示，通过刻蚀工艺刻蚀掉用于形成器件单元之间走线部分以外的部分，进一步形成栅电极8。
[0104]步骤十八、如图41至图43所示,在晶圆上方淀积绝缘介质,将表面平坦化,进一步形成阻挡绝缘层11。
[0105]步骤十九、如图44至45所示，通过刻蚀工艺刻蚀掉位于发射区3和集电区5的上方的阻挡绝缘层11，形成发射极9和集电极10的通孔。
[0106]步骤二十、如图1至图3所示，在晶圆上方淀积金属，使步骤十八种形成的发射极9和集电极10的通孔被完全填充，并通过刻蚀工艺形成发射极9和集电极10。
【权利要求】
1.SOI衬底双栅绝缘隧穿基极双极晶体管，其特征在于:采用包含单晶硅衬底(1)和晶圆绝缘层(2)的SOI晶圆作为生成器件的衬底；发射区(3)、基区(4)和集电区(5)位于晶圆绝缘层⑵的上方，基区⑷位于发射区⑶和集电区(5)之间；发射极(9)位于发射区(3)的上方；集电极(10)位于集电区(5)的上方；由导电层(6)、隧穿绝缘层(7)和栅电极(8)依次在基区(4)的两侧的中间部分形成夹层结构；阻挡绝缘层(11)为绝缘介质。
2.根据权利要求1所述的SOI衬底双栅绝缘隧穿基极双极晶体管，其特征在于:导电层(6)形成于基区(4)的两侧，并在两侧均形成欧姆接触，导电层(6)是金属材料或者是同基区(4)具有相同杂质类型的、且掺杂浓度大于1019每立方厘米的半导体材料。
3.根据权利要求1所述的SOI衬底双栅绝缘隧穿基极双极晶体管，其特征在于:隧穿绝缘层(7)为用于产生隧穿电流的绝缘材料层，具有两个独立部分，每一部分形成于基区(4)两侧导电层(6)与基区(4)相接触一侧的另一侧。
4.根据权利要求1所述的SOI衬底双栅绝缘隧穿基极双极晶体管，其特征在于:栅电极(8)是控制隧穿绝缘层(7)产生隧穿效应的电极，是控制器件开启和关断的电极，与隧穿绝缘层(7)的两个独立部分与导电层(6)相接触一侧的另一侧相接触。
5.根据权利要求1所述的SOI衬底双栅绝缘隧穿基极双极晶体管，其特征在于:导电层(6)、隧穿绝缘层(7)和栅电极(8)均通过阻挡绝缘层(11)与发射区(3)、发射极(9)、集电区(5)和集电极(10)相互隔离。
6.根据权利要求1所述的SOI衬底双栅绝缘隧穿基极双极晶体管，其特征在于:导电层(6)、隧穿绝缘层(7)和栅电极(8)共同组成了 SOI衬底双栅绝缘隧穿基极双极晶体管的隧穿基极，当隧穿绝缘层(7)在栅电极⑶的控制下发生隧穿时，电流从栅电极⑶经隧穿绝缘层(7)流动到导电层(6)，并为基区(4)供电。
7.根据权利要求1所述的SOI衬底双栅绝缘隧穿基极双极晶体管，其特征在于:发射区⑶与基区⑷之间、集电区(5)与基区⑷之间具有相反杂质类型，且发射区(3)与发射极(9)之间形成欧姆接触、集电区(3)与集电极(10)之间形成欧姆接触。
8.—种如权利要求1所述的SOI衬底双栅绝缘隧穿基极双极晶体管的制造方法，其特征在于:该工艺步骤如下: 步骤一、提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底(1)，SOI晶圆的中间为晶圆绝缘层(2)，通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，初步形成基区⑷； 步骤二、再次通过离子注入或扩散工艺，对SOI晶圆上方的单晶硅薄膜进行掺杂，在晶圆上表面形成与步骤一中的杂质类型相反的、浓度不低于1019每立方厘米的重掺杂区；步骤三、通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛队列；步骤四、在晶圆上方淀积绝缘介质后平坦化表面至露出单晶硅薄膜，初步形成阻挡绝缘层(11); 步骤五、进一步通过光刻、刻蚀工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列；步骤六、在晶圆上方淀积绝缘介质后平坦化表面至露出发射区(3)、基区(4)和集电区(5)，进一步形成阻挡绝缘层(11)； 步骤七、通过刻蚀工艺，对晶圆表面基区两侧中间部分的阻挡绝缘层(11)进行刻蚀至露出晶圆绝缘层⑵； 步骤八、在晶圆上方淀积金属或具有和基区(4)相同杂质类型的重掺杂的多晶硅，使步骤七中被刻蚀掉的阻挡绝缘层(11)完全被填充，再将表面平坦化至露出发射区(3)、基区(4)、集电区(5)和阻挡绝缘层(11)，形成导电层(6)； 步骤九、分别在基区两侧的导电层(6)的远离基区的一侧对阻挡绝缘层(11)进行刻蚀至露出晶圆绝缘层(2); 步骤十、在晶圆上方淀积隧穿绝缘层介质，使步骤九中被刻蚀掉的阻挡绝缘层(11)被隧穿绝缘层介质完全填充，再将表面平坦化至露出发射区(3)、基区(4)、集电区(5)、导电层(6)和阻挡绝缘层(11)，形成隧穿绝缘层(7)； 步骤十一、分别在基区两侧的隧穿绝缘层(7)的远离基区的一侧对阻挡绝缘层(11)进行刻蚀至露出晶圆绝缘层(2); 步骤十二、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十一中被刻蚀掉的阻挡绝缘层(11)被完全填充； 步骤十三、将表面平坦化至露出发射区(3)、基区(4)、集电区(5)、导电层(6)、隧穿绝缘层(7)和阻挡绝缘层(11)，初步形成栅电极(8)； 步骤十四、在晶圆上方淀积绝缘介质，进一步形成阻挡绝缘层(11)； 步骤十五、通过刻蚀工艺将位于栅电极(8)上方的阻挡绝缘层(11)刻蚀掉； 步骤十六、在晶圆上方淀积金属或重掺杂的多晶硅，使步骤十五中被刻蚀掉的阻挡绝缘层(11)被完全填充，将表面平坦化，进一步形成栅电极(8)； 步骤十七、通过刻蚀工艺刻蚀掉用于形成器件单元之间走线部分以外的部分，进一步形成栅电极⑶； 步骤十八、在晶圆上方淀积绝缘介质，将表面平坦化，进一步形成阻挡绝缘层(11)； 步骤十九、通过刻蚀工艺刻蚀掉位于发射区(3)和集电区(5)的上方的阻挡绝缘层(11)，形成发射极(9)和集电极(10)的通孔； 步骤二十、在晶圆上方淀积金属，使步骤十八种形成的发射极(9)和集电极(10)的通孔被完全填充，并通过刻蚀工艺形成发射极(9)和集电极(10)。
【文档编号】H01L29/739GK104409490SQ201410749132
【公开日】2015年3月11日 申请日期:2014年12月8日 优先权日:2014年12月8日
【发明者】靳晓诗, 刘溪 申请人:沈阳工业大学