具有u形隧穿绝缘层的绝缘栅隧穿双极晶体管及制造工艺的制作方法
【专利摘要】本发明涉及一种具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，通过U形隧穿绝缘层用于产生栅电极隧穿电流，并利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，使U形隧穿绝缘层在栅电极极短的电势变化区间内实现高阻态和低阻态之间的转换，对比现有技术可实现更好的开关特性；并通过双极放大明显改善了纳米级绝缘栅晶体管的正向导通特性，本发明还提出具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管的具体制造方法。因此显著改善了纳米级集成电路单元的工作特性，适用于推广应用。
【专利说明】具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管及制造工艺
【技术领域】
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[0001]本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管的结构及其制造工艺。
【背景技术】
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[0002]当前，集成电路单元金属氧化物半导体场效应晶体管(MOSFETs)器件沟道长度的不断缩短导致了器件开关特性的劣化和静态功耗的明显增加。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减时，器件的性能会重新恶化。
[0003]为解决MOSFETs器件的物理尺寸极限问题，提出了隧穿场效应晶体管(TFETs)，由于其有潜质具备更好的开关特性及更低的功耗，因此有可能取代MOSFETs器件而成为下一代超大规模集成电路逻辑单元或存储单元。然而，对比于MOSFETs器件，其劣势在于亚阈值斜率只是在局部超过MOSFETs器件，并且正向导通电流很小。
[0004]为提高TFETs的电学特性，目前的主要解决方案是通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成器件的隧穿部分，并以此提升亚阈值斜率并增大导通电流。然而这样的做法不但加大了生产成本，也增加了工艺难度。此外，采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，只能改善栅极对沟道电场分布的控制能力，而不能从本质上提高硅材料的隧穿几率，因此对于亚阈值斜率导通电流等电学特性的改善很有限。
【发明内容】
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[0005]发明目的
[0006]为显著提升纳米级集成电路基本单元器件的开关特性、器件的正向电流导通特性，本发明提供一种适用于高性能超高集成度集成电路制造的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管的结构及其制造工艺。
[0007]技术方案
[0008]本发明是通过以下技术方案来实现的:
[0009]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，采用只包含单晶硅衬底1的体硅晶圆作为生成器件衬底，或采用同时包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4和集电区5位于体硅晶圆的单晶硅衬底1或SOI晶圆的晶圆绝缘层2的上方；发射极9位于发射区3的上方；集电极10位于集电区5的上方；U形导电层6位于基区4的上方；U形隧穿绝缘层7位于U形导电层6的内侧；栅电极8位于U形隧穿绝缘层7的内侧；阻挡绝缘层11位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔尚作用。
[0010]为达到本发明所述的器件功能，本发明提出一种具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其核心结构特征为:
[0011]U形隧穿绝缘层7为用于产生栅电极隧穿电流的绝缘层，具有英文大写字母“U”形结构特征，可以是二氧化硅等具有较低介电常数的绝缘材料，也可以是具有更高介电常数的绝缘材料层，如:二氧化铪、四氮化三硅、三氧化二铝等，但不仅限于此。
[0012]U形导电层6与发射区3和发射极9之间通过阻挡绝缘层11彼此隔离；U形导电层6与集电区5和集电极10之间通过阻挡绝缘层11彼此隔离；相邻的发射区3与集电区5之间通过阻挡绝缘层11彼此隔离；相邻的发射极9与集电极10之间通过阻挡绝缘层11彼此隔离。
[0013]U形导电层6的内侧壁对U形隧穿绝缘层7的外侧壁形成三面包围；U形导电层6的底部与基区4形成欧姆接触，U形导电层6是金属材料或者是同基区4具有相同杂质类型的重掺杂多晶硅。
[0014]栅电极8被U形隧穿绝缘层7的内壁三面包裹，是控制器件开启和关断的电极。
[0015]发射区3和集电区5的掺杂类型与基区4相反。
[0016]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为:当集电极10正偏，且栅电极8处于低电位时，栅电极8与U形导电层6之间没有形成足够的电势差，此时U形隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与U形导电层6之间的电势差逐渐增大，使得位于栅电极8与U形导电层6之间U形隧穿绝缘层7内的电场强度也随之逐渐增大，当U形隧穿绝缘层7内的电场强度位于临界值以下时，U形隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在U形隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当U形隧穿绝缘层7内的电场强度位于临界值以上时，U形隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得U形隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当U形隧穿绝缘层7处于低阻态，此时U形隧穿绝缘层7在栅电极8和U形导电层6之间所形成的电阻要远小于U形导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在U形隧穿绝缘层7的内壁和外壁之间产生大量电子移动，即为基区4提供电流源，因此使得基区4和发射区3之间形成了足够大的基区电流来驱动具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，即器件处于开启状态；
[0017]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，利用利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对U形隧穿绝缘层7的侧面和底部的内外壁之间的厚度、以及侧面高度进行适当调节，就可以使U形隧穿绝缘层7在栅电极极短的电势变化区间内实现高阻态和低阻态之间的转换，对比于普通结构的MOSFETs、TFETs或普通的双极晶体管，可以实现更加陡峭的亚阈值斜率，因此实现更好的开关特性。
[0018]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，将U形隧穿绝缘层所产生绝缘栅隧穿电流转化为双极晶体管的基极电流，并利用双极晶体管的放大特性对隧穿绝缘层7所产生的绝缘栅隧穿电流进行放大，因此在保证本发明对比对比于MOSFETs、TFETs或普通的双极晶体管具有更优秀的开关特性的同时，显著提升了器件的正向导通电流。
[0019]优点及效果
[0020]本发明具有如下优点及有益效果:
[0021]1.更好的开关特性
[0022]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，利用利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对U形隧穿绝缘层7的侧面和底部的内外壁之间的厚度、以及侧面高度进行适当调节，就可以使U形隧穿绝缘层7在栅电极极短的电势变化区间内实现高阻态和低阻态之间的转换，对比于MOSFETs、TFETs或普通的双极晶体管，可以实现更加陡峭的亚阈值斜率，即明显改善了纳米级集成电路单元器件的开关特性。
[0023]2.良好的正向导通特性
[0024]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，将U形隧穿绝缘层所产生绝缘栅隧穿电流转化为双极晶体管的基极电流，并利用双极晶体管的放大特性对隧穿绝缘层7所产生的绝缘栅隧穿电流进行放大，因此在保证本发明对比对比于MOSFETs、TFETs或普通的双极晶体管具有更优秀的开关特性的同时，显著提升了器件的正向导通电流。
【专利附图】
【附图说明】
[0025]图1为本发明具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管在SOI衬底上形成的二维结构示意图；
[0026]图2是步骤一示意图，
[0027]图3是步骤二示意图，
[0028]图4是步骤二不意图，
[0029]图5是步骤四示意图，
[0030]图6是步骤五示意图，
[0031]图7是步骤六示意图，
[0032]图8是步骤七示意图，
[0033]图9是步骤八示意图，
[0034]图10是步骤九示意图，
[0035]图11是步骤十示意图。
[0036]附图标记说明:
[0037]1、单晶硅衬底；2、晶圆绝缘层；3、发射区；4、基区；5、集电区；6、U形导电层；7、U形隧穿绝缘层；8、栅电极；9、发射极；10、集电极；11、阻挡绝缘层。
【具体实施方式】
[0038]下面结合附图对本发明做进一步的说明:
[0039]如图1为本发明具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管在SOI衬底上形成的二维结构示意图；具体包括单晶硅衬底1 ;晶圆绝缘层2 ;发射区3 ;基区4 ;集电区5 ;U形导电层6 ;U形隧穿绝缘层7 ;栅电极8 ;发射极9 ;集电极10 ;阻挡绝缘层11。
[0040]为达到本发明所述的器件功能，本发明所提出的这种具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其核心结构特征为:
[0041]1.U形隧穿绝缘层7为用于产生栅电极隧穿电流的绝缘层，具有英文大写字母“U”形结构特征，可以是二氧化硅层，也可以是具有更高介电常数的绝缘材料层，如:二氧化铪、四氮化三硅、三氧化二铝等，但不仅限于此。
[0042]2.U形导电层6的内侧壁对U形隧穿绝缘层7的外侧壁形成三面包围，U形导电层6底部与基区4形成良好欧姆接触，是良好的导电材料，可以是金属，也可以是同基区4具有相同杂质类型的重掺杂区。
[0043]3.栅电极8被U形隧穿绝缘层7的内壁三面包裹，是控制器件开启和关断的电极。
[0044]4.发射区3和集电区5的掺杂类型与基区4相反。
[0045]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，采用只包含单晶硅衬底1的体硅晶圆作为生成器件衬底，或采用同时包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4和集电区5位于体硅晶圆的单晶硅衬底1或SOI晶圆的晶圆绝缘层2的上方；发射极9位于发射区3的上方；集电极10位于集电区5的上方；U形导电层6位于基区4的上方；U形隧穿绝缘层7位于U形导电层6的内侧；栅电极8位于U形隧穿绝缘层7的内侧；阻挡绝缘层11位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔尚作用。
[0046]为达到本发明所述的器件功能，本发明提出一种具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其核心结构特征为:
[0047]U形隧穿绝缘层7为用于产生栅电极隧穿电流的绝缘层，具有英文大写字母“U”形结构特征，可以是二氧化硅等具有较低介电常数的绝缘材料，也可以是具有更高介电常数的绝缘材料层，如:二氧化铪、四氮化三硅、三氧化二铝等，但不仅限于此。
[0048]U形导电层6的内侧壁对U形隧穿绝缘层7的外侧壁形成三面包围，U形导电层6底部与基区4形成良好欧姆接触，是良好的导电材料，是金属材料，或者是同基区4具有相同杂质类型的重掺杂多晶硅。
[0049]栅电极8被U形隧穿绝缘层7的内壁三面包裹，是控制器件开启和关断的电极。
[0050]发射区3和集电区5的掺杂类型与基区4相反。
[0051]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，以N型为例，发射区3、基区4和集电区5分别为N区、P区和N区，其具体的工作原理为:当集电极10正偏，且栅电极8处于低电位时，栅电极8与U形导电层6之间没有形成足够的电势差，此时U形隧穿绝缘层7处于高阻状态，没有明显隧穿电流通过，因此使得基区4和发射区3之间无法形成足够大的基区电流来驱动具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，即器件处于关断状态；随着栅电极8电压的逐渐升高，栅电极8与U形导电层6之间的电势差逐渐增大，使得位于栅电极8与U形导电层6之间U形隧穿绝缘层7内的电场强度也随之逐渐增大，当U形隧穿绝缘层7内的电场强度位于临界值以下时，U形隧穿绝缘层7依然保持良好的高阻状态，栅电极和发射极之间的电势差几乎完全降在U形隧穿绝缘层7的内壁和外壁两侧之间，也就使得基区和发射区之间的电势差极小，因此基区几乎没有电流流过，器件也因此保持良好的关断状态，而当U形隧穿绝缘层7内的电场强度位于临界值以上时，U形隧穿绝缘层7会由于隧穿效应而产生明显的隧穿电流，并且隧穿电流则会随着栅电极8电势的增大以极快的速度陡峭上升，这就使得U形隧穿绝缘层7在栅电极极短的电势变化区间内由高阻态迅速转换为低阻态，当u形隧穿绝缘层7处于低阻态，此时U形隧穿绝缘层7在栅电极8和U形导电层6之间所形成的电阻要远小于U形导电层6和发射极3之间所形成的电阻，这就使得基区4和发射区3之间形成了足够大的正偏电压，并且在隧穿效应的作用下，在U形隧穿绝缘层7的内壁和外壁之间产生大量电子移动，即为基区4提供电流源，因此使得基区4和发射区3之间形成了足够大的基区电流来驱动具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，即器件处于开启状态；
[0052]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，利用利用隧穿绝缘层阻抗与隧穿绝缘层内电场强度之间极为敏感的相互关系，通过对U形隧穿绝缘层7的侧面和底部的内外壁之间的厚度、以及侧面高度进行适当调节，就可以使U形隧穿绝缘层7在栅电极极短的电势变化区间内实现高阻态和低阻态之间的转换，对比于MOSFETs、TFETs或普通的双极晶体管，可以实现更加陡峭的亚阈值斜率，即明显改善了纳米级集成电路单元器件的开关特性。
[0053]具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，将U形隧穿绝缘层所产生绝缘栅隧穿电流转化为双极晶体管的基极电流，并利用双极晶体管的放大特性对隧穿绝缘层7所产生的绝缘栅隧穿电流进行放大，因此在保证本发明对比对比于MOSFETs、TFETs或普通的双极晶体管具有更优秀的开关特性的同时，显著提升了器件的正向导通电流。
[0054]本发明所提出的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管的单元及阵列在SOI晶圆上的具体制造工艺步骤如下:
[0055]步骤一、提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底1，SOI晶圆的中间为晶圆绝缘层2，SOI晶圆上方的单晶硅薄膜用于形成器件的发射区3、基区4和集电区5，通过光刻、刻蚀等工艺在所提供的SOI晶圆上形成如图2所示的长方体状单晶硅孤岛阵列区域，该区域用于进一步形成器件的发射区3、基区4和集电区5 ;
[0056]步骤二、如图3所示，在晶圆上方淀积绝缘介质后平坦化表面，初步形成阻挡绝缘层11 ;
[0057]步骤三、如图4所示，通过离子注入工艺，在长方体状单晶硅孤岛阵列的每一个区域上形成发射区3、基区4和集电区5，其中基区4的掺杂类型要与发射区3和集电区5相反;
[0058]步骤四、如图5所示，在晶圆表面淀积金属或重掺杂的多晶硅，并通过刻蚀工艺初步形成U形导电层；
[0059]步骤五、如图6所示，在晶圆上方淀积绝缘介质后平坦化表面并露出用于形成U形导电层6的金属或重掺杂的多晶硅；
[0060]步骤六、如图7所示，通过刻蚀工艺进一步形成U形导电层6 ;
[0061]步骤七、如图8所示，在晶圆上方淀积隧穿绝缘介质平坦化表面至露出U形导电层6和阻挡绝缘层11，初步形成U形隧穿绝缘层7 ;
[0062]步骤八、如图9所示，通过刻蚀工艺进一步形成U形隧穿绝缘层7 ;
[0063]步骤九、如图10所示，在晶圆上方淀积金属或重掺杂多晶硅，平坦化表面至露出U形导电层6、U形隧穿绝缘层7和阻挡绝缘层11，形成栅电极8 ;
[0064]步骤十、如图11所示，在晶圆上方淀积绝缘介质以进一步生成阻挡绝缘层11，通过刻蚀工艺在发射区3和集电区5的上方刻蚀出用于形成发射极9和集电极10的通孔，并在通孔中注入金属以生产发射极9和集电极10。
【权利要求】
1.具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其特征在于:采用只包含单晶硅衬底(I)的体硅晶圆作为生成器件衬底，或采用同时包含单晶硅衬底(I)和晶圆绝缘层(2)的SOI晶圆作为生成器件的衬底；发射区(3)、基区(4)和集电区(5)位于体硅晶圆的单晶硅衬底(I)或SOI晶圆的晶圆绝缘层(2)的上方，基区(4)位于发射区(3)与集电区(5)之间；发射极(9)位于发射区(3)的上方；集电极(10)位于集电区(5)的上方山形导电层(6)位于基区⑷的上方；U形隧穿绝缘层(7)位于U形导电层(6)的内侧；栅电极⑶位于U形隧穿绝缘层(7)的内侧；阻挡绝缘层(11)具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管的上方。
2.根据权利要求1所述的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其特征在于:U形导电层(6)与发射区(3)和发射极(9)之间通过阻挡绝缘层(11)彼此隔离；U形导电层(6)与集电区(5)和集电极(10)之间通过阻挡绝缘层(11)彼此隔离；相邻的发射区(3)与集电区(5)之间通过阻挡绝缘层(11)彼此隔离；相邻的发射极(9)与集电极(10)之间通过阻挡绝缘层(11)彼此隔离。
3.根据权利要求1所述的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其特征在于:U形隧穿绝缘层(7)为用于产生栅电极隧穿电流的绝缘层，具有英文大写字母“U”形结构。
4.根据权利要求1所述的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其特征在于:U形导电层(6)的内侧壁对U形隧穿绝缘层(7)的外侧壁形成三面包围山形导电层(6)的底部与基区(4)形成欧姆接触，U形导电层(6)是金属材料或者是同基区(4)具有相同杂质类型的重掺杂多晶硅。
5.根据权利要求1所述的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其特征在于:栅电极(8)被U形隧穿绝缘层(7)的内壁三面包裹，是控制器件开启和关断的电极。
6.根据权利要求1所述的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管，其特征在于:发射区(3)和集电区(5)的掺杂类型与基区(4)相反。
7.一种如权利要求1所述的具有U形隧穿绝缘层的绝缘栅隧穿双极晶体管的制造工艺，其特征在于:其单元及阵列在SOI晶圆上的具体制造工艺步骤如下: 步骤一、提供一个SOI晶圆，SOI晶圆的下方为SOI晶圆的单晶硅衬底(1)，S0I晶圆的中间为晶圆绝缘层(2)，SOI晶圆上方的单晶硅薄膜用于形成器件的发射区(3)、基区(4)和集电区(5)，通过光刻、刻蚀工艺在所提供的SOI晶圆上形成长方体状单晶硅孤岛阵列区域，该区域用于进一步形成器件的发射区(3)、基区(4)和集电区(5); 步骤二、在晶圆上方淀积绝缘介质后平坦化表面，初步形成阻挡绝缘层(11); 步骤三、通过离子注入工艺，在长方体状单晶硅孤岛阵列的每一个区域上形成发射区(3)、基区(4)和集电区(5)，其中基区(4)的掺杂类型要与发射区(3)和集电区(5)相反； 步骤四、在晶圆表面淀积金属或重掺杂的多晶硅，并通过刻蚀工艺初步形成U形导电层⑶; 步骤五、在晶圆上方淀积绝缘介质后平坦化表面并露出用于形成U形导电层￠)的金属或重掺杂的多晶硅； 步骤六、通过刻蚀工艺进一步形成U形导电层(6); 步骤七、在晶圆上方淀积隧穿绝缘介质平坦化表面至露出U形导电层(6)和阻挡绝缘层(11)，初步形成U形隧穿绝缘层(7); 步骤八、通过刻蚀工艺进一步形成U形隧穿绝缘层(7); 步骤九、在晶圆上方淀积金属或重掺杂多晶娃，平坦化表面至露出U形导电层(6)、U形隧穿绝缘层(7)和阻挡绝缘层(11)，形成栅电极⑶； 步骤十、在晶圆上方淀积绝缘介质以进一步生成阻挡绝缘层(11)，通过刻蚀工艺在发射区(3)和集电区(5)的上方刻蚀出用于形成发射极(9)和集电极(10)的通孔，并在晶圆上表面淀积金属层，使通孔被金属填充，再对金属层进行刻蚀，形成发射极(9)和集电极(!O)。
【文档编号】H01L21/331GK104485353SQ201410742686
【公开日】2015年4月1日 申请日期:2014年12月8日 优先权日:2014年12月8日
【发明者】刘溪, 靳晓诗 申请人:沈阳工业大学