，在所述开孔的侧壁形成一层致密的离子吸附层；之后，通过第二离子对所述 开孔进行处理，所述第二离子与离子吸附层中的第一离子电性不同，可以被第一离子吸引 并与第一离子反应，形成较为致密的保护层后，从而可有效提高所述保护层与开孔侧壁的 结合强度；在向所述开孔内填充金属材料，形成金属插塞后，相比与现有工艺形成的扩散阻 挡层，在相同的厚度条件下，所述保护层可更为有效的抑制金属插塞中的金属原子向介质 层内扩散，从而提高金属插塞的性能。
【附图说明】
[0054] 图1~图3为现有的金属插塞形成的结构示意图；
[0055] 图4为图3所示金属插塞的电镜图；
[0056] 图5~图11为本发明金属插塞的形成方法一实施例的结构示意图。
【具体实施方式】
[0057] 如【背景技术】所述，随着半导体器件特征尺寸减小，通过现有技术形成的金属插塞 性能已无法满足半导体技术发展需要，进而影响后续形成的半导体器件的整体性能，结合 图1~3所示金属插塞的形成过程分析金属插塞性能：随着半导体器件特征尺寸的减小，位 于介质层10的通孔11侧壁上的扩散阻挡层12的厚度也相应减小，进而扩散阻挡层12对 金属插塞的金属原子扩散的能力降低，铜原子穿过扩散阻挡层向介质层内扩散，从而降低 金属插塞性能的稳定性。图4为现有的介质层内的金属插塞的电镜图，如图4所示，图中圈 出的A处，在金属插塞13的周边阴影部分为扩散在介质层内的铜原子的影像。
[0058] 为了解决上述问题，本发明提供了一种半导体器件及其形成方法，包括：在半导体 衬底上的介质层内形成开孔后，对所述开孔进行至少一次表面处理，在所述开孔侧壁形成 保护层。所述表面处理包括，通过第一离子对所述开孔进行处理，所述第一离子吸附在开孔 侧壁上，且进入介质层开孔侧壁的缝隙中，从而在所述开孔的侧壁形成一层致密的离子吸 附层；之后通过与第一离子电性不同的第二离子对所述开孔进行处理，所述第二离子被第 一离子吸引，并与第一离子反应，形成较为致密的保护层后，从而可有效提高所述保护层与 开孔侧壁的结合强度。
[0059] 相比于现有的扩散阻挡层的形成工艺形成的扩散阻挡层，在向所述开孔内填充金 属材料，形成金属插塞后，本发明提供半导体器件的形成方法所形成的保护层可更为有效 地抑制金属原子扩散，因而，即使减小了保护层的厚度，也可有效抑制金属插塞中的金属原 子向介质层内扩散，从而提高金属插塞性能。
[0060] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图以大马士 革结构的制备方法为具体实施例，对本发明金属插塞的形成方法做详细的说明，值得注意 的是，本实施例中的沟槽、以及通孔均为权利要求中开孔的表现形式，其并不限定本发明的 保护范围。
[0061] 图5~图11是本发明金属插塞的形成方法的一个实施例的结构示意图。
[0062] 本实施例提供的金属插塞的形成方法，包括：
[0063] 先参考图5所示，提供半导体衬底20。
[0064] 本实施例中，所述半导体衬底20包括：半导体基底、或是半导体基底和形成于半 导体基底内的半导体器件。所述半导体器件包括晶体管等元器件，以及用于连接各元器件 的互连结构。
[0065] 所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI)衬底、绝缘 体上锗（GOI)衬底、玻璃衬底或III-V族化合物衬底，所述半导体基底材料并不限定本发明 的保护范围。
[0066] 继续参考图5所述，在所述半导体衬底20上形成第一绝缘层21和第二绝缘层22， 并在所述第二绝缘层22上形成介质层30。
[0067] 本实施例中，所述第一绝缘层21的材料为掺碳的氮化硅（SiCN)，第二绝缘层22材 料为氧化娃。形成工艺可为化学气相沉积（Chemical Vapor Deposition, CVD)或原子层沉 积（Atomic Layer Deposition, ALD) 〇
[0068] 所述介质层30的材料为低K介电材料（K值小于或等于3)或是超低K介电材料 (Κ值小于或等于2. 6)。后续在所述介质层30内形成互连结构后，低K介电材料和超低K 介电材料可有效减小互连结构的寄生电容，从而降低信号在互连结构内传输时发生的电阻 电容延迟（RCDelay)效应。
[0069] 本实施例中，所述介质层30为超低K介电材料。
[0070] 可选地，本实施例中，所述介质层30为多孔结构，如多孔的氧化硅。其形成工艺包 括：采用化学气相沉积工艺在半导体衬底20表面形成无孔的氧化硅层；采用多孔处理工艺 (例如紫外线处理工艺）对所述无孔的氧化硅层进行处理，形成具有多孔结构的超低K介质 材料的介质层30。
[0071] 结合参考图6和图7所示，在所述介质层30内形成用于形成金属插塞的开孔。形 成开孔的步骤包括：
[0072] 先参考图6所示，在所述介质层30上包括依次形成的OMCTS(八甲基环氧硅烷） 层41、TEOS(正硅酸乙酯）层42和硬掩模层43,并在图形化所述OMCTS层41、TEOS层42 和硬掩模层43后形成第一掩模，所述第一掩模后续用于在所述介质层30内形成沟槽；
[0073] 之后在所述第一掩模上形成光刻胶层，所述光刻胶层覆盖所述第一掩模，并在经 曝光显影等工艺所述光刻胶层内形成第二掩模44后，所述第二掩模44用于在所述介质层 30内形成通孔。
[0074] 结合参考图7的所示，在以所述第二掩模44为掩模刻蚀所述介质层30、第二绝缘 层22和第一绝缘层21，在所述介质层30内形成通孔，所述通孔露出所述半导体衬底20 ;在 去除所述第二掩模44露出第一掩模后，再以第一掩模为掩模，刻蚀所述介质层30,在所述 介质层30内形成沟槽。所述沟槽和通孔组成开孔50。
[0075] 本实施例中，所述硬掩模层43的材料为氮化钛（TiN)。所述OMCTS (八甲基环氧硅 烷）层41、TEOS (正硅酸乙酯）层42可降低刻蚀所述硬掩模层43时造成介质层30损伤。
[0076] 刻蚀所述介质层30形成开孔50的工艺为本领域成熟工艺，具体细节在此不再赘 述。
[0077] 在刻蚀所述介质层30形成开孔50后，可采用稀释的氢氟酸溶液（DHF)进行湿法 清洗工艺，以清除刻蚀介质层30时形成的副产物，所述湿法清洗工艺为本领域的成熟技 术，在此不再赘述。
[0078] 参考图8所示，形成所述开孔50后，对所述开孔50的侧壁进行至少一次表面处 理，从而在所述开孔50的侧壁形成保护层。
[0079] 对开孔的侧壁进行一次表面处理的具体工艺包括：
[0080] 先通过第一离子对所述开孔50进行处理，在所述开孔侧壁上形成离子吸附层61。
[0081] 本实施例中，所述通过第一离子对所述开孔50进行处理的步骤包括：
[0082] 向等离子体发生装置中通入第一气体，以形成第一离子，所述第一离子吸附在所 述介质层30的开孔50的侧壁上，形成所述离子吸附层61。
[0083] 本实施例中，所述第一气体为含有SiH4的气体，第一离子为SiHx +，0彡X彡3,形成 所述离子吸附层61的具体工艺包括：
[0084] 控制等离子体发生装置中气压为0. 1~lOtorr，功率为50~5000W。
[0085] 在气压为0· 1~lOtorr，功率为50~5000W条件下，SiH4被电离形成第一离子 SiHx+60,0 < X < 3,且所形成的离子SiHx+60且均匀地吸附在开孔50的侧壁，形成离子吸附 层61。
[0086] 若通入的第一气体的量过大，速度过快，第一气体的气流造成离子吸附层中第一 离子的分布均匀度