制造半导体器件的方法
【专利说明】制造半导体器件的方法
[0001]与相关申请的交叉引用
[0002]通过引用将提交于2014年7月7日的日本专利申请N0.2014-139269的公开完整结合在此，包括其说明书，附图和摘要。
技术领域
[0003]本发明涉及用于制造半导体器件的技术，并且，例如，涉及有效地适用于附加(affix)用于标识产品信息的编码的半导体器件的技术。
【背景技术】
[0004]日本待审专利公开N0.2011-66340(专利文献1)描述了一种铭刻对应于半导体器件的密封体内的半导体器件的标识号的二维条形码的技术。
[0005]另外，日本待审专利公开N0.2002-299509(专利文献2)描述了一种以围绕阻焊膜的周边的方式形成坝状物的技术，所述阻焊膜覆盖用于半导体器件的衬底的电路图案。
[0006][专利文档1]
[0007]日本待审专利公开N0.2011-66340
[0008][专利文档2]
[0009]日本待审专利公开N0.2002-299509
【发明内容】
[0010]本发明的发明人研究了一种用于改进半导体器件的性能的技术。作为该研究的一部分，为了便于分析在半导体器件的制造步骤中出现的缺陷，本发明的发明人进行了用于将标识信息附加到半导体器件的技术的研究。
[0011]当分析在半导体器件的制造步骤中出现的缺陷时，为了能够追踪每一个步骤的历史数据，例如，一种更好的选择是将标识信息附加到将被提供用于组装该半导体器件的基体材料的空闲区域，并且进行每一个步骤。
[0012]在另一方面，近年来，为了减少半导体器件的制造成本，已经存在增加被在一个基体材料内提供的器件区域的数目的趋势。结果，与器件区域的数目增加之前的情况相比，基体材料的不是器件区域的空闲区域减少了。因此，与器件区域的数目增加之前的情况相比，在空闲区域中形成的标识信息和器件区域之间的距离(间隔)变短了。结果，发现在以树脂密封器件区域的步骤中，当给器件区域提供的树脂通过模制设备和基体材料之间的界面渗漏时，附加到基体材料的空闲区域的标识信息很可能被以渗漏的树脂覆盖。
[0013]根据此处的说明和附图，将明了其它问题和新颖的特征。
[0014]根据一个实施例的半导体器件的制造方法包括在多个器件区域内形成密封体的步骤，其中在布线衬底的器件区域外部形成第一标识信息。另外，根据一个实施例的半导体器件的制造方法包括在形成所述密封体之后，读取第一标识信息，并且在所述密封体上附加第二标识信息的步骤。另外，在形成所述密封体的步骤之前，在形成有第一标识信息的标记区域和所述器件区域之间形成坝状物部分。
[0015]根据上面所述的一个实施例，可以改进形成在所述半导体器件内的编码的读取可靠性。
【附图说明】
[0016]图1是根据一个实施例的半导体器件的平面图；
[0017]图2是沿着图1的线A-A取得的截面图；
[0018]图3是示出了除去了图1所示的密封体的状态下的半导体器件的内部配置的透视平面图；
[0019]图4是示出了参考图1到3解释的半导体器件的组装流程的解释图；
[0020]图5是示出了在图4所示的基体材料提供步骤中提供的布线衬底的整体配置的平面图；
[0021]图6是图5的A部分的放大的平面图；
[0022]图7是沿着图6的线A-A取得的放大的截面图；
[0023]图8是示出了多个半导体芯片被安装在图6所示的布线衬底上的状态的放大平面图；
[0024]图9是示出了多个半导体芯片被安装在图7所示的布线衬底上的状态的放大截面图；
[0025]图10是示意地示出了图4所示的管芯接合步骤的细节的解释图；
[0026]图11是示出了图8所示的布线衬底的半导体芯片和端子被通过导线电耦连的状态的放大平面图；
[0027]图12是示出了图9所示的布线衬底的半导体芯片和端子被通过导线电耦连的状态的放大平面图；
[0028]图13是示出了在将图12所示的多个器件形成区域保持在模制设备内的情况下，向模制设备的空腔中提供树脂的状态的放大截面图；
[0029]图14是示出了布线衬底被从图13所示的模制设备中取出的状态的整体配置的平面图；
[0030]图15是以截面图示意地示出了图13所示的模制设备的配置的解释图；
[0031]图16是图14的A部分的放大平面图；
[0032]图17是示意地示出了用于将图14所示的密封体的主体从入口(gate)树脂部分分离的入口中断步骤的解释图；
[0033]图18是图14所示的密封体的入口树脂部分被去除，并且在密封体的上表面上形成标记和编码的状态的放大平面图；
[0034]图19是示意地示出了图4所示的标记步骤的流程的解释图；
[0035]图20是以沿着图19的线A-A取得的截面示出了读取布线衬底的编码的步骤的解释图；
[0036]图21是以沿着图19的线B-B取得的截面示出了在密封体的上表面之上形成标记和编码的步骤的解释图；
[0037]图22是沿着图16的线A-A取得的放大截面图；
[0038]图23是示出了作为图22所示的实施例的修改的坝状物部分的放大截面图；
[0039]图24是示出了作为图22所示的实施例的另一个修改的坝状物部分的放大截面图；
[0040]图25是示出了作为图22所示的实施例的另一个修改的坝状物部分的放大截面图；
[0041]图26是示出了作为图16的实施例的修改的坝状物部分的放大截面图；和
[0042]图27是示出了图13所示的实施例的修改的放大截面图。
【具体实施方式】
[0043][描述形式，基本术语和其在本申请中的使用的解释]
[0044]在本申请中，如果必要，为了方便起见，可以将实施例在其描述中划分为多个部分或者小节来描述实施例。然而，除非另外具体地明确说明，它们绝不是彼此无关的或者彼此不同，并且单个例子的各个部分中的一个部分是其余的部分或者整体的细节，变体等。原则上，将省略类似部分的重复描述。除非另外具体地明确说明，实施例中的每一个组成元件不是不可缺少的，除非该组成元件理论上局限于给定的数目，或者除非从上下文明显可知该组成元件是不可缺少的。
[0045]同样，即使当诸如“X由A组成〃的表述被在实施例等的描述中与一种材料，一种组成等相关联地使用时，不排除包含A之外的元素作为其主要组分元素之一的材料，组成等，除非另外具体地明确说明，或者除非根据上下文显然排除这种材料，组成等。例如，当提及一种组分时，该表述的含义是〃包含A作为主要组分的X"等。应当理解，即使当例如提及〃硅部件〃等时，其不限于纯硅，并且还包括包含SiGe (硅，锗)合金、包含硅作为主要成分的另一种多元素合金、另一种添加剂等的部件。另外，自然应当理解，除非另外说明，此处使用的术语镀金，铜层，镀镍等被认为不仅包含纯金，铜，镍等；而且包含包括金，铜，镍等作为主要成分的部件。
[0046]另外，当提及特定数值或者数量时，除非另外具体地明确说明，其可以是比特定数值大或小的值，除非该数值理论上局限于给定值，或者除非根据上下文该数值显然被局限于给定值。
[0047]另外，在本申请中，使用术语“平面表面”或者“侧表面”。以半导体芯片的由半导体元件形成的表面作为基准面，与该基准面平行的表面被描述为平面表面。另外，与平面表面相交的表面被描述为侧表面。另外，在侧视图中耦连两个间隔的平面表面的方向被描述为厚度方向。
[0048]另外，在本申请中，可以使用术语“顶表面”或者“底表面”。然而，半导体封装的安装形式包括各种形式。因此，在安装半导体封装之后，例如，顶表面可能被布置在底表面之下。在本申请中，半导体芯片的元件形成表面侧上的平面表面或者布线衬底的芯片安装表面侧上的平面表面被描述为顶表面，并且布置在顶表面的相对侧的表面被描述为底表面。
[0049]在实施例的每一个附图中，相同或者类似的部分被以相同或者类似的标记或者参考数字指示，并且原则上不重复其描述。
[0050]在本申请中，当使用表述“读取” “编码”等时，其含义是在获得“编码”的图像信息之后，基于获得的图像信息，执行〃解密(解码)〃处理，并且获得加密之前的信息。
[0051]在附图中，当阴影线等导致复杂的图示时，或者当将被以阴影线表述的部分和空白空间之间的区别是明显的时，即使在截面中也可能省略阴影线等。与之相关的是，当根据描述等明显可知孔是二维封闭的时，甚至省略了二维闭合孔的背景轮廓等。在另一方面，SP使未在截面中示出，不是空白空间的部分也可以带有阴影线，以便清楚地示出该带有阴影线的部分不是空白空间。
[0052](实施例)
[0053]在下面的实施例中解释的技术广泛地适用于半导体器件，其中编码被附加到用于密封安装在基体材料上的半导体芯片的密封体上。在本实施例中，作为例子，将解释将上面的技术应用于BGA(球栅阵列)类型的半导体器件的模式，其中球状外部端子被在布线衬底的封装表面侧上以矩阵形式布置。
[0054]<半导体器件>
[0055]首先，参考图1到3，将解释本实施例的半导体器件PKG1的配置的概要。图1是根据本实施例的半导体器件的平面图。另外，图2是沿着图1的线A-A取得的截面图。另外，图3是示出了去除了图1所示的密封体的半导体器件的内部配置的透视平面图。
[0056]如图2和3所示，根据本实施例的半导体器件PKG1包括布线衬底WS，安装在布线衬底WS之上的半导体芯片CP和用于密封半导体芯片CP的密封体MR(见图1和2)。半导体芯片CP和在布线衬底WS之上形成的多个端子BF分别通过包括诸如金(Au)和铜(Cu)的导电成分的多个导线BW电耦连。另外，如图2所示，在作为布线衬底WS的封装表面的下表面WSb上，形成与半导体芯片CP电耦连的多个接合盘LD。另外，多个焊料球(焊料材料)SB分别与接合盘LD耦连。接合盘LD和焊料球SB是用于将半导体器件PKG1与封装衬底(母板)电耦连的外部电极(外部连接端子)。接合盘LD和焊料球SB以阵列(以矩阵形式)被布置在下表面WSb上。
[0057]如图2所示，布线衬底WS包括:上表面(芯片安装表面，主表面)WSt ;位于上表面WSt的相对侧的下表面(封装表面，主表面)WSb ;和位于上表面WSt和下表面WSb之间的侧表面WSs。布线衬底WS是内插板(interposer)，在其上形成有多个导线WR，将端子BF和接合盘LD电耦连到作为基体材料的绝缘层IL，并且将端子BF和接合盘LD电耦连。绝缘层IL包括半固化片(pr印reg)，其中例如树脂被注入到玻璃纤维或者碳纤维中。
[0058]另外，绝缘层IL的上表面ILt和下表面ILb分别被以绝缘膜(阻焊膜，保护膜)SR1和SR2覆盖。绝缘膜SR1和SR2被形成为覆盖被在绝缘层IL的上下表面ILt和ILb上形成的导线WR。绝缘膜SR1和SR2是用于防止导线之间的短路和断路等的保护膜。绝缘膜(上表面侧绝缘膜)SR1被形成在作为布线衬底WS的顶表面的上表面WSt之上，并且绝缘膜(下表面侧绝缘膜)SR2被形成在作为布线衬底WS的底表面的下表面WSb上。
[0059]另外，如图3所示，布线衬底WS在平面图中是四边形。在布线衬底WS的上表面WSt内，提供了芯片安装区域CMR，半导体芯片CP被安装在该区域。另外，芯片安装区域CMR是将在其中安装半导体芯片CP的区域。因此，不需要存在视觉上可以观察到的实际的边界线。
[0060]根据本实施例，芯片安装区域CMR在平面图中是沿着布线衬底WS的外形的四边形形状，并且例如，其被大体上布置在上表面WSt的中央(中心部分)。围绕芯片安装区域CMR，在上表面WSt上，形成多个端子(焊接引线，焊盘)BF。端子BF是用于将导线BW和布线衬底WS电耦连的焊盘，并且包括例如金属，诸如铜(Cu)。另外，端子BF被沿着芯片安装区域CMR的每一侧布置。另外，在本实施例中，沿着芯片安装区域CMR的每一侧(即，半导体芯片CP的每一侧)，布置一行端子BF。如图2所示，每一个端子BF通过在覆盖绝缘层IL的上表面ILt的绝缘膜SR1中形成的开口 SRk暴露出来。
[0061]另外，每一个端子BF通过布线衬底WS的导线WR与在绝缘层IL的下表面WSb上形成的焊盘(端子，电极)LD电耦连。特别地，布线衬底WS具有多个布线层。在图2中，示出了两个布线层，包括在上表面WSt上形成的布线层和在下表面WSb上形成的布线层。在每一个布线层中，形成例如多个铜(Cu)导线WR。每一个布线层中的导线WRs通过从上表面WSt或者下表面WSb中的一个表面(在本实施例中，上表面Wst)侧向着另一个表面(在本实施例中，下表面SWb)侧形成的中间层导线(通孔导线，通路导线)WRv电耦连。
[0062]另外，在绝缘层IL的下表面ILb上形成的接合盘LD被与也在下表面ILb上形成的导线WRs —体地形成。如图2所示，每一个接合盘LD被在开口从绝缘膜SR2暴露出来，在覆盖绝缘层IL的下表面ILb的绝缘膜SR2内形成该开口。在图2所示的例子中，在绝缘膜SR2与接合盘LD重叠的位置，形成小于接合盘LD的开口，并且暴露接合盘LD的一部分。另外，作为外部电极的焊料球SB与接合盘LD接合在一起。
[0063]另外，图2示出了具有两个布线层的布线衬底，其中分别在绝缘层IL的上表面ILt和下表面ILb上形成导线WRs。然而，布线衬底WS的布线层的数目不限于两个，并且例如它可以是所谓的多层布线衬底，其中在绝缘层IL内形成多个布线层。在这种情况下，通过在顶层布线层和底层布线层之间形成附加布线层，可以增加用于布置导线的空间，可被有效地应用于具有许多端子的半导体器件。
[0064]接着，将描述安装在布线衬底WS上的半导体芯片CP。如图2所示，根据本实施例的半导体芯片CP包括:表面(主表面)CPt ;位于表面CPt的相对侧的背面(主表面)CPb ;和位于表面CPt和背面CPb之间的侧表面CPs。另外，如图3所示，半导体芯片CP的平面形状(表面CPt和背面CPb的形状)是四边形。在半导体芯片CP的表面CPt上形成多个焊盘(电极，芯片电极)PD。焊盘ro被在表面CPt上的外边缘部分侧上沿着半导体芯片CP的相应侧布置。
[0065]另外，在半导体芯片CP的表面CPt上，分别形成多个半导体元件(电路元件)，诸如二极管和晶体管，并且它们分别通过在半导体元件上形成的布线(布线层)(未示出)与焊盘ro电耦连。因此，半导体芯片CP包括在表面CPt上形成的半导体元件，以及用于电耦连该半导体元件以便配置集成电路的布线。
[0066]另外，具有表面CPt的基体材料(半导体衬底)包含，例如，硅(Si)，表面CPt是半导体芯片CP的半导体元件形成表面。另外，在表面CPt的顶表面上，形成作为绝缘膜的钝化膜(未示出)。在被在该钝化膜内形成的开口中，焊盘ro的每一个表面从该绝缘膜暴露出来。
[0067]另外，焊盘ro包含金属，并且根据本实施例，例如，它包含铝(A1)。此外，在焊盘PD的表面上，可以例如通过镍(Ni)膜或者其层压膜形成