积。换句话说，电流源阵列400共具有(64X16 = 1024)个电流源单元，其中1024个电流源单元中包括一个虚拟单元。
[0032]如图4所示，第二对称轴440将电流源阵列400划分为第一区域410以及第二区域420，根据本发明的一个实施例，多个最低有效位401位于电流源阵列400的几何中心附近，多个最低有效位401属于第一区域410。根据本发明的另一个实施例，当多个最低有效位401位于几何中心时，多个最低有效位401即位于第二对称轴440之上，可利用虚拟单元而使得第一区域310以及第二区域320具有相同数量的电流源单元。
[0033]以最高有效位的数字45以及数字46为例，由于数字45以及数字46分别为最高有效位的第45以及46位，因此数字45以及数字46为最高有效位的相邻二位。如图4所示，数字45以及数字46皆等分为两部分且分别皆对称于第一对称轴430，并且数字45以及数字46中心对称于电流源阵列400的几何中心，也就是第一对称轴430以及第二对称轴440的交点。
[0034]根据本发明的一个实施例，除了多个最低有效位401以外，电流源阵列400的最高有效位中的每一个最多划分为两部分，相较于图2的电流源阵列200划分为四部分而言，电流源阵列400能够减少布线的复杂度以及布线的面积，进而降低因布线面积所产生的寄生电容，因而使得电流源阵列400能够操作在更高的工作速度。
[0035]此外，相邻二位的最高有效位共中心对称，也就是，相邻的奇数位以及偶数位共中心对称，加上同一位轴对称，能够降低制程漂移的梯度效应，降低多晶硅密度的不均匀所带来的影响，并且降低温度梯度效应的影响，进而提高数字模拟转换器的线性度。
[0036]图5为根据本发明的一个实施例所述的晶体管的电路布局示意图。在一个实施例中，该晶体管可用于上述的电流源当中，但是并不是对本发明的限制，使用本发明的设计方式可以用于各种需要使用晶体管的应用中。如图5所示，电流源单元500包括第一晶体管510、第二晶体管520、第三晶体管530以及第四晶体管540，其中第一晶体管510以及第二晶体管520共享第一源极端550以及漏极端560，第三晶体管530以及第四晶体管540共享第二源极端570以及漏极端560。根据本发明的其他实施例，电流源单元500可使用任意数量的晶体管并联组成，在此仅作为说明解释之用，并未以任何形式限定于此。
[0037]根据本发明的一个实施例，第一晶体管510、第二晶体管520、第三晶体管530以及第四晶体管540分别包括第一多晶硅栅极511、第二多晶硅栅极521、第三多晶硅栅极531以及第四多晶硅栅极541，其中第一多晶硅栅极511、第二多晶硅栅极521、第三多晶硅栅极531以及第四多晶硅栅极541的长度L大于宽度W，第一晶体管510、第二晶体管520、第三晶体管530以及第四晶体管540皆属于长沟道晶体管，这几个晶体管的栅极为一整片多晶硅构成。但是此处并不用于限制本发明的设计，在其他实施例中，栅极的长度L也可以不大于宽度W。
[0038]根据本发明的一个实施例，第一源极端550以及第二源极端570可利用金属线相互耦接。根据本发明的一个实施例，第一晶体管510、第二晶体管520、第三晶体管530以及第四晶体管540可为P型晶体管。根据本发明的另一个实施例，第一晶体管510、第二晶体管520、第三晶体管530以及第四晶体管540可为N型晶体管。根据本发明的一个实施例，图3以及图4的最低有效位中的每一个由预定数量的电流源单元500所组成，而预定数量为不小于1的正整数。
[0039]如图5所示，第一晶体管510、第二晶体管520、第三晶体管530以及第四晶体管540皆为长沟道的晶体管。由于长沟道晶体管导致多晶硅的密度不均匀，为了符合半导体制程的设计法则(d e s i g n r u 1 e)，栅极间距5 0必须增加才能符合多晶娃密度必须小于特定值的要求。
[0040]然而，栅极间距50增加却造成电流源单元500面积因而变大。此外，多晶硅密度不均匀会影响晶体管电学参数，降低电流源单元的匹配度，使得个别的电流源单元之间的输出电流偏移较大。
[0041]图6是根据本发明另一实施例所述的多个晶体管的电路布局图。在一个实施例中，这些晶体管可用于上述的电流源当中，但是并不是对本发明的限制，使用本发明的设计方式可以用于各种需要使用晶体管的应用中。如图6所示，电路单元600包括第一晶体管610、第二晶体管620、第三晶体管630以及第四晶体管640，图6中具有四个晶体管串联仅是为了说明方便的目的，并非用于限制本发明，本发明的设计方式可以应用于包括一个晶体管在内任何数量的晶体管，也可以应用于任何方式的串联或者并联。电路单元600中的每个晶体管，第一晶体管610、第二晶体管620、第三晶体管630以及第四晶体管640分别由4个短通道晶体管串联所组成。在本实施例中，将一长沟道晶体管等效为四个短沟道晶体管串联，使栅极多晶硅密度更加均匀，也就是将一个栅极分为四个多晶硅部分。本实施例所采用的四个短沟道晶体管串联仅是作为举例，在实际应用中，使用者可以将一个长沟道晶体管等效为多个短沟道晶体管串联，也就是将一个晶体管的栅极分成多个多晶硅部分。
[0042]根据本发明的其他实施例，第一晶体管610、第二晶体管620、第三晶体管630以及第四晶体管640的栅极可以由其他数量的多晶硅相互串联所组成，其中串联数量为不小于2的整数。藉由串联数个短沟道长度晶体管所组成的晶体管，使得多晶硅密度更加均匀，而栅极间距60也不需如图5的栅极间距50刻意增加以符合多晶硅密度必须小于预定值的设计法贝1J，进而缩小电路单元600的面积。
[0043]此外，由于晶体管的特性，根据本发明的布局方式，栅极分为多个部分的晶体管的输出阻抗会增加，进而增加晶体管的输出电流的准确度以及一致性。
[0044]以上叙述许多实施例的特征，使所属技术领域中的技术人员能够清楚理解本说明书的形态。所属技术领域中的技术人员能够理解其可利用本发明揭示内容为基础以设计或更动其他制程及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中的技术人员也能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。
【主权项】
1.一种晶体管，其特征在于，包括: 栅极，所述栅极由分开的多个多晶硅组成，使所述晶体管的多晶硅密度均匀； 漏极；以及 源极。2.一种电流源装置，其特征在于，包括: 多个电流源单元，排列于电流源阵列的多个列以及多个栏，其中上述电流源单元的每一个包括第一数量的多个子单元，其中上述子单元的每一个包括第二数量的多个第一类型晶体管，其中上述第一类型晶体管相互串联，且上述子单元相互并联； 多个最低有效位，其中上述最低有效位的每一个包括第三数量的上述电流源单元；以及 多个最高有效位，其中上述最高有效位的每一个包括第四数量的上述电流源单元，其中上述第四数量为上述第三数量乘上一正整数， 其中上述第一类型晶体管由第五数量的第二类型晶体管所组成，使得上述第一类型晶体管的多晶硅密度均匀，以降低多晶硅密度的梯度的影响以及增加上述第一类型晶体管的输出阻抗。3.根据权利要求2所述的电流源装置，其特征在于，上述第五数量为上述第一数量以及上述第二数量之积。4.根据权利要求2所述的电流源装置，其特征在于，上述最低有效位位于上述电流源阵列的几何中心，其中上述最高有效位的相邻二位中心对称于上述几何中心。5.根据权利要求4所述的电流源装置，其特征在于，上述电流源阵列包括通过上述几何中心的第一对称轴，上述最高有效位的每一个分为两部分，所述两部分以对称上述第一对称轴的方式排列。6.根据权利要求5所述的电流源装置，其特征在于，上述电流源阵列还包括通过上述几何中心的第二对称轴，其中上述第二对称轴与上述第一对称轴正交且将上述电流源阵列划分为第一区域以及第二区域，其中上述最高有效位的相邻二位分别位于不同的上述第一区域以及上述第二区域之中。7.根据权利要求6所述的电流源装置，其特征在于，上述最高有效位划分为多个奇数位以及多个偶数位，其中上述奇数位位于上述第一区域，上述偶数位位于上述第二区域。8.根据权利要求7所述的电流源装置，其特征在于，上述最高有效位的每一个等分为第一部分以及第二部分，其中上述第一部分以及上述第二部分分别位于上述第一对称轴之两侧。9.根据权利要求8所述的电流源装置，其特征在于，上述奇数位的第一奇数位与上述偶数位的第一偶数位相邻，其中当上述第一奇数位的上述第一部分以及上述第二部分相连于上述第一对称轴且位于上述第一区域时，上述第一偶数位的上述第一部分以及上述第二部分远离上述第一对称轴且位于上述第二区域。10.根据权利要求8所述的电流源装置，其特征在于，上述奇数位的一第一奇数位与上述偶数位的第一偶数位相邻，其中当上述第一奇数位的上述第一部分以及上述第二部分远离上述第一对称轴且位于上述第一区域时，上述第一偶数位的上述第一部分以及上述第二部分相连于上述第一对称轴且位于上述第二区域。11.根据权利要求6所述的电流源装置，其特征在于，上述第一对称轴为沿着上述列的方向延伸，上述第二对称轴为沿着上述栏的方向延伸。12.根据权利要求6所述的电流源装置，其特征在于，上述第一对称轴为沿着上述栏的方向延伸，上述第二对称轴为沿着上述列的方向延伸。13.根据权利要求4所述的电流源装置，其特征在于，上述电流源阵列包括N位温度计码以及Μ位二进制代码，其中上述正整数为(2M-1)，上述最低有效位的数目为(2M-1)，上述最高有效位的数目为(2N-1)，其中上述最低有效位以及上述第一数量的多个虚拟电流源单元形成最低有效位阵列且位于上述几何中心，其中上述最高有效位相邻二位中心对称于上述最低有效位阵列。
【专利摘要】一种晶体管以及电流源装置，该晶体管，包括栅极、漏极源极，其中栅极由分开的多个多晶硅组成，从而使晶体管的多晶硅密度均匀。多个所述晶体管串联时，栅极的间距较小。本发明提供的晶体管不仅能够提高其所在电路的匹配度，还能够增加晶体管的输出电流的准确度以及一致性。
【IPC分类】H01L29/16, H03M1/66
【公开号】CN105448963
【申请号】CN201510885222
【发明人】邓玉林, 马新闻
【申请人】上海兆芯集成电路有限公司
【公开日】2016年3月30日
【申请日】2015年12月4日