封装结构及其制法
【技术领域】
[0001]本发明涉及一种封装结构，尤其涉及一种单层线路层的封装结构及其制法。
【背景技术】
[0002]随着半导体封装技术的发展，于智能手机、平板、网络、笔记本电脑等产品中，半导体装置(Semiconductor device)已开发出不同的封装型态,例如,球栅阵列式(Ball gridarray,简称BGA)、四方扁平式半导体封装件(Quad-Flat Package,简称QFP)或四方扁平无导脚式(Quad Flat Nonlead Package,简称QFN)半导体封装件等。
[0003]如图1A所示，现有QFP封装结构I包括:承载座10、位于该承载座10周围的多个导脚11、粘接至该承载座10上并以多个焊线120电性连接该导脚11的电子元件12以及包覆该电子元件12、承载座10、焊线120及导脚11的如封装胶体的绝缘层13，且该导脚11凸伸出该绝缘层13。
[0004]然而，现有QFP封装结构I的制法中，该承载座10与多个导脚11来自于导线架，所以无法任意布线，亦即限制线路与接点的设计。例如，现有导线架的一排导脚11的总长约占有400um，该承载座10的总长约占有125um，所以已限制该导脚11的I/O数量与长度(pitch)。
[0005]此外，于进行封装时，受限于该导线架的固定尺寸与该焊线120的高度，所以现有QFP封装结构I的整体厚度较厚，且难以薄化。
[0006]又，现有QFP封装结构I中，受限于该导线架的设计，导致其导脚11的数量少，也就是接点数量少，因而难以实现高接点数量与薄型化的需求。
[0007]另外，虽有利用蚀刻金属板制作线路层的方式取代现有导线架，但蚀刻方式受限于蚀刻设备，而无法制作细线路(fine trace pitch),致使无法制作线宽/线距30/30um以下的线路，所以整体结构不仅难以符合薄化需求，且于制程中易发生翘曲(Warpage)。
[0008]如图1B所示，现有BGA封装结构I’能在相同单位面积的封装基板上容纳更多输入/输出接点(I/O connect1n)以符合高度集积化(Integrat1n)的晶片所需。所述的封装结构I’包括:于上侧1a与下侧1b具有线路层11a，Ilb的承载板10’、设于该承载板10’上侧1a并以多个导电凸块120’电性连接该线路层Ila的电子元件12、包覆多个导电凸块120’的如底胶的绝缘层13以及设于该承载板10’下侧1b的线路层Ilb上的如焊球的导电元件14，且该承载板10’中具有电性连接该线路层11a，Ilb的导电柱100。因此，该电子元件12以打线接合(wire bonding)或覆晶接合(Flip chip)方式电性连接该承载板10’，再于该承载板10’下侧1b的线路层Ilb植设导电元件14而进行电性外接，以达到高脚数的目的。
[0009]然而，现有BGA封装结构I’中，于更高频使用时或高速操作时，因信号传递路径过长(即导电元件14、线路层11a，Ilb与导电柱100)而无法提升电性表现，以致于该封装结构I’的效能有所限制。
[0010]此外，现有BGA封装结构I’需制作至少两层线路层11a，Ilb与导电柱100 (如钻孔制程，且于导通孔内镀上铜材，以作为层与层间的连接)，所以整体结构难以符合薄化需求，且因生产制程复杂、流程长而难以降低制造成本。
[0011]又，现有BGA封装结构I’因需制作较多的连接介面(如导电元件14、线路层11a，Ilb与导电柱100之间)，且需使用各层材质不相同的复合式承载板10’，所以大幅增加制造成本。
[0012]另外，因该承载板10’由多层(多种原材料组成)热膨胀系数(thermal expans1ncoefficient，简称CTE)与电性特质不匹配的材质所构成，特别是材料间的CTE不匹配，所以于制程中容易发生翘曲。
[0013]因此，如何避免现有技术中的种种缺失，实已成为目前亟欲解决的课题。
【发明内容】
[0014]鉴于上述现有技术的种种缺失，本发明提供一种封装结构及其制法，以缩短信号传递路径。
[0015]本发明的封装结构，包括:一绝缘层，其具有相对的第一表面及第二表面；一线路层，其为以电镀方式形成于该绝缘层中并外露于该第一表面；以及一电子元件，其嵌埋于该绝缘层中并电性连接该线路层。
[0016]本发明还提供一种封装结构的制法，其包括:于一承载板上以电镀方式形成一线路层；于该线路层上设置一电子元件，并令该电子元件电性连接该线路层；于该承载板上形成一具有相对的第一表面及第二表面的绝缘层，以包覆该线路层与该电子元件，且该绝缘层通过其第一表面结合至该承载板上；以及移除该承载板，以外露出该线路层与该绝缘层的第一表面。
[0017]由上可知，本发明封装结构及其制法，借由单一线路层的设计，使该线路层的一表面结合电子元件，而另一表面结合焊球，以缩短信号传递路径，因而能减少信号损失，所以能提升电气特性。
[0018]此外，本发明封装结构仅需制作一层线路层，且无需制作导电柱或导通孔，所以不仅大幅降低封装结构的厚度以符合薄化的需求，且能大幅降低制造成本。
[0019]又，本发明封装结构借由单一线路层作为两连接介面，且因需移除该承载板而可使用简易承载板，所以能大幅降低制造成本。
[0020]另外，借由移除该承载板，以避免发生翘曲。
【附图说明】
[0021]图1A为现有QFP封装结构的剖视示意图；
[0022]图1B为现有BGA封装结构的剖视示意图；以及
[0023]图2A至图2F为本发明的封装结构的制法的剖视示意图；其中，图2E’至图2F’为图2E至图2F的另一实施例。
[0024]符号说明
[0025]1，1’，2，2’ 封装结构
[0026]10承载座
[0027]10’，20承载板
[0028]1a上侧
[0029]1b下侧
[0030]100导电柱
[0031]11导脚
[0032]11a, Ilb, 21线路层
[0033]12，22电子元件
[0034]120焊线
[0035]120’，220导电凸块
[0036]13，23绝缘层
[0037]14,24导电元件
[0038]20a金属材
[0039]21a外露表面
[0040]210电性接触垫
[0041]211导电迹线
[0042]23a第一表面
[0043]23b第二表面。
【具体实施方式】
[0044]以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0045]须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0046]图2A至图2F为本发明的封装结构2，2’的制法的剖视示意图。
[0047]如图2A及图2B所示，借由图案化制程于一承载板20上电镀或沉积方式形成一线路层21。
[0048]于本实施例中，该承载板20为基材，例如铜箔基板或其它板体，并无特别限制。于本实施例中，以两侧具有含铜的金属材20a的铜箔基板，例如含铁或其它金属材质的基板规格作说明。
[0049]此外，该线路层21包含多个电性接触垫2