具有伪管芯的扇出堆叠系统级封装（sip）及其制造方法
【专利摘要】一种示例性封装件包括第一扇出层、位于第一扇出层上方的扇出再分布层(RDL)以及位于扇出RDL上方的第二扇出层。第一扇出层包括一个或多个第一器件管芯以及沿着一个或多个第一器件管芯的侧壁延伸的第一模塑料。第二扇出层包括接合至扇出RDL的一个或多个第二器件管芯、接合至扇出RDL的伪管芯以及沿着一个或多个第二器件管芯和伪管芯的侧壁延伸的第二模塑料。扇出RDL将一个或多个第一器件管芯电连接至一个或多个第二器件管芯，并且伪管芯基本上没有任何有源器件。本发明的实施例还涉及具有伪管芯的扇出堆叠系统级封装(SIP)及其制造方法。
【专利说明】
具有伪管巧的扇出堆叠系统级封装（s IP)及其制造方法
技术领域
[0001] 本发明的实施例设及集成电路器件，更具体地，设及具有伪管忍的扇出堆叠系统 级封装（SI巧及其制造方法。
【背景技术】
[0002] 诸如叠层封装件（PoP)的3D封装件应用正变得越来越流行并且广泛用于移动器 件，因为它们可W通过例如集成逻辑忍片（例如，应用处理器（AP))、高容量/带宽存储忍片 (例如，动态随机存取存储器值RAM))、宽输入/输出（WIO)忍片、低功耗双倍速X (LPDDRy) 忍片等和/或其他异构忍片（例如，传感器、微电子机械（MEM)、网络设备等）增强电性能。 现有的PoP器件和封装结构面临满足下一代应用的细沟道和高密度路由需求的挑战。
【发明内容】
[0003] 本发明的实施例提供了一种封装件，包括：第一扇出层，包括：一个或多个第一 器件管忍；和第一模塑料，沿着所述一个或多个第一器件管忍的侧壁延伸；扇出再分布层 (RDL)，位于所述第一扇出层上方；W及第二扇出层，位于所述扇出RDL上方，其中，所述第 二扇出层包括：一个或多个第二器件管忍，接合至所述扇出RDL其中，所述扇出RDL将所述 一个或多个第一器件管忍电连接至所述一个或多个第二器件管忍；伪管忍，接合至所述扇 出RD^其中，所述伪管忍基本上没有任何有源器件；和第二模塑料，沿着所述一个或多个 第二器件管忍和所述伪管忍的侧壁延伸。
[0004] 本发明的另一实施例提供了一种封装件，包括：第一器件层，包括：一个或多个第 一器件管忍；和第一模塑料，环绕所述一个或多个第一器件管忍；第二器件层，包括：一个 或多个第二器件管忍；伪管忍，其中，所述伪管忍的尺寸和材料根据所述第二器件层的期 望的有效热膨胀系数（CTE);和第二模塑料，环绕所述一个或多个第二器件管忍和所述伪 管忍；W及扇出再分布层（畑L)，位于所述第一器件层和所述第二器件层之间，其中，所述 一个或多个第一器件管忍和所述一个或多个第二器件管忍电连接至所述扇出RDL。 阳0化]本发明的又一实施例提供了一种用于形成封装件的方法，包括：形成第一扇出层， 其中，形成所述第一扇出层包括在一个或多个第一器件管忍周围形成第一模塑料；在所述 第一扇出层上方形成扇出再分布层（RDL) ; W及在所述扇出RDL上方形成第二扇出层，其 中，形成所述第二扇出层包括：将一个或多个第二器件管忍接合至所述扇出RDL ;将伪管忍 接合至所述扇出RDL其中，根据所述第二扇出层的期望的有效热膨胀系数（CT巧选择所述 伪管忍的尺寸和材料；和将第二模塑料分配在所述一个或多个第二器件管忍和所述伪管忍 周围。
【附图说明】
[0006] 当结合附图进行阅读时，从W下详细描述可最佳理解本发明的各方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺 寸可W任意地增大或减小。
[0007] 图IA和图IB示出了根据一些实施例的第一器件封装件的截面图和俯视图。
[0008] 图2A至图2C示出了根据一些实施例的第一器件封装件的各个截面轮廓。
[0009] 图3A至图3G示出了根据一些实施例的制造第一器件封装件的中间步骤的各个截 面图。
[0010] 图4示出了根据一些实施例的第二器件封装件的截面图。
[0011] 图5示出了根据一些实施例的第=器件封装件的截面图。
[0012] 图6示出了根据一些其他实施例的用于形成具有伪管忍的器件封装件的工艺流 程图。
【具体实施方式】
[0013] W下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例W简化本发明。当然，运些仅仅是实例，而不旨在限制本 发明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件和第二 部件直接接触形成的实施例，并且也可W包括在第一部件和第二部件之间可W形成额外的 部件，从而使得第一部件和第二部件可W不直接接触的实施例。此外，本发明可在各个实例 中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论 的各个实施例和/或配置之间的关系。
[0014] 而且，为便于描述，在此可W使用诸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空间相对术语，W描述如图所示的一个元件或部件与另一个（或另一些） 元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中 的不同方位。装置可WW其他方式定向（旋转90度或在其他方位上），而本文使用的空间 相对描述符可W同样地作相应的解释。
[0015] 例如，在一些方面中，各个示例实施例可W使薄封装件轮廓能够集成存储器（例 如，DRAM、LPDDRy、WIO等）和逻辑忍片。可W在薄轮廓堆叠扇出封装件中实现改进的存储 容量和带宽。实施例可W使用中间通孔作为用于代替衬底通孔（TSV)的电路由或除了衬底 通孔（TSV)之外的电路由的选择，因此降低了娃资产损失和制造成本。实施例也可W提供 堆叠系统级封装（SiP)中的较好的热性能和较低的RLC寄生效应。
[0016] 在一些实施例中，在扇出SiP中集成各种器件忍片。各种忍片可W设置在堆叠扇 出层中，并且每个层之间的RDL提供忍片和/或外部连接件之间的电连接。例如，核屯、逻辑 忍片（例如，应用处理器（AP)、片上系统（SoC)等）使用封装件的TIV(设置在每个扇出层 中）和RDU设置在每个层上方和/或下方）与其他扇出层中的忍片通信。也可W可选择 地在忍片中采用TSV W用于进一步的电连接。器件封装件的每个扇出层可W包括W下的一 个或多个：动态随机存取存储器值RAM)、低功耗双倍速X(LPDDRy)、宽输入/输出（WIO)存 储器、NAND闪存、SRAM捕捉等的存储忍片。也可W包括诸如逻辑、模拟、传感器、网络、微电 子机械（MEM)等的其他类型的忍片。每个扇出层中的忍片的数量可W大于或等于一个。集 成扇出SiP可W用于各种应用，诸如移动计算、移动健康（例如，健康监测）、可穿戴电子产 品、物联网（IoT)、大数据等。
[0017] 不同扇出层中的管忍的不同配置可W产生热膨胀系数（CTE)失配。例如，参照图 lA，每个扇出层101 (标记为IOlA和IOIB)包括一个或多个半导体管忍102/104,由于存在 于运种管忍102/104中的半导体材料（例如，娃），管忍102/104具有约3. 0的有效CTE。 层101还可W包括各种其他材料（例如，模塑料124和/或TIV 126)，它们可W具有更高 的有效CTE。层101中的管忍102和104的存在从周围材料（例如，模塑料124和/或TIV 126)减小了作为每个层中的管忍的总尺寸的函数的每个层101的总有效CTE。例如，具有 较大管忍的层比具有较小管忍的层具有相应地更低的有效CTE。
[0018] 示例性封装件中的各个管忍可W具有不同的尺寸。例如，在一些当前的应用中，逻 辑管忍（例如，管忍102)可W占据比多个存储管忍（例如，管忍104)的组合表面面积显著 更大的表面面积/覆盖区。因此，在不存在其他管忍的情况下，具有逻辑管忍的扇出层的有 效CTE可W低于具有多个存储管忍的扇出层的有效CTE。当器件封装件处于室溫时（例如， 约25摄氏度）化及当器件封装件暴露于高溫时（例如，约260摄氏度或更高）时，各个层 的CTE失配可W产生翅曲。例如，产生的封装件可W具有图2A中示出的不可接受的大"哭" 轮廓，其中，封装件的中间部分IOOA高于封装件的边缘部分100B。
[0019] 在一些实施例中，伪管忍（例如，伪管忍106)可W插入在一个或多个扇出层101 中W减小CTE失配和改进产生的封装件的翅曲轮廓。伪管忍可W包括用于将扇出层的有效 CTE调整至期望水平的任何合适的材料。伪管忍可W包括用于降低层的有效CTE的材料，诸 如娃或玻璃。在其他实施例中，伪管忍可W包括用于升高层的有效CTE的材料，诸如铜或聚 合物。通过包括伪管忍，可W减小具有哭轮廓（图2A中的尺寸Tl)的封装件的最高点和最 低点之间的差别。可选地，包括伪管忍可W产生具有如图2B所示的基本上水平横向表面 的封装件。在又其他实施例中，包括伪管忍可W产生具有图2C中示出的"笑"轮廓的封装 件，其中，中间部分IOOA低于边缘部分100B。
[0020] 图IA和图IB示出在器件封装件100中包括伪管忍106 W减轻由于层之间的CTE 失配引起的翅曲。图IA示出两个扇出层IOlA和IOlB的截面图，扇出层IOlA和IOlB可W 是具有任何数量的扇出层的较大器件封装件100的部分。图IB示出层IOlB的相应的俯视 图。虽然图IA示出特定封装件配置，但是在其他实施例中，一个或多个伪管忍106可W集 成到具有任何封装件配置的器件层中。
[0021] 扇出层IOlA包括逻辑管忍102、环绕管忍102的模塑料124 W及延伸穿过模塑料 124的TIV 126。逻辑管忍102可W是AP、SoC等，并且逻辑管忍102可W提供封装件100 中的核屯、控制功能。在一些实施例中，核屯、逻辑管忍102可W是器件封装件中的消耗大多 数功率的管忍（例如，生成最多热量的管忍）。管忍102可W包括半导体衬底、有源器件和 互连结构（未示出）。衬底可W是块状娃衬底，但是也可W使用包括III族、IV族和V族 元素的其他半导体材料。可选地，衬底可W是绝缘体上娃衬底、绝缘体上错衬底等。可W在 衬底的顶面处形成诸如晶体管的有源器件。可W在衬底的有源器件和前侧上方形成互连结 构。术语"面向"或"前"面或侧是本文中用来意指器件的主要表面的术语，在前侧上形成 有源器件和互连层。同样地，管忍的"后"面是与面向或前相对的主要表面。
[0022] 互连结构可W包括使用任何合适的方法形成的包含导电部件（例如，导线和通 孔，导线和通孔包括铜、侣、鹤、它们的组合等）的层间电介质（ILD)和/或金属间介电 (IMD)层。ILD和IMD可W包括设置在运种导电部件之间的具有例如低于约4. 0或甚至2. 8 的k值的低k介电材料。例如，在一些实施例中，ILD和IMD可W由氧化娃、SiCOH、聚合物 等制成。互连结构电连接各种有源器件W在管忍102内形成功能电路，诸如逻辑控制电路。
[0023] 可W在互连结构上方形成输入/输出（I/O)和纯化部件。例如，接触焊盘可W形成 在互连结构上方并且可W通过互连结构中的各个导电部件电连接至有源器件。接触焊盘 可W包括诸如侣、铜等的导电材料。此外，纯化层可W形成在互连结构和接触焊盘上方。在 一些实施例中，纯化层可W由诸如氧化娃、未渗杂的娃酸盐玻璃、氮氧化娃等的材料形成。 也可W使用其他合适的纯化材料。纯化层的部分可W覆盖接触焊盘的边缘部分。可W在接 触焊盘上方设置柱凸块110,并且可W在邻近的柱凸块110之间设置介电材料112(例如，纯 化层）。在一些实施例中，介电材料112可W包括聚合物。
[0024] 柱凸块110可朗尋管忍102电连接至前侧畑L 108A，前侧畑L 108A可W横向延伸 超出管忍102的边缘。在图IA示出的封装件100的方位中，畑L 108A设置在扇出层IOlA的 底面上。外部连接件120 (例如，球栅阵列度GA)球等）可W形成在畑L 108A上，畑L 108A 可W将管忍102电连接至运种连接件。连接件120还可W将封装件100接合至其他封装组 件，诸如其他器件管忍、中介板、封装衬底、印刷电路板、母板等。在其他实施例中，RDL 108A 可W将管忍102电连接至形成在RDL 108A下面的其他扇出层。在运种实施例中，外部连接 件120可W设置在封装件100的不同部分上。 阳0巧]可W在扇出层IOlA的顶面上设置后侧畑L IOSBdTIV 126(例如，延伸穿过模塑料 124)可W提供畑L 108A和108B之间的信号路径，并且管忍102可W通过柱凸块110电连 接至畑L 108A、108B W及TIV 126。在一些实施例中，管忍102还可W包括TSV (未示出） W提供畑L 108A和108B之间的信号路径。管忍102可W通过粘合层（例如，管忍附接膜 值AF)层118)附接至畑L 108B。
[0026] 在畑L 108B上方设置第二扇出层101B。层IOlB包括管忍104,管忍104可W小 于管忍102。管忍104可W通过连接件150 (例如，柱凸块）电连接至畑L 108B( W及因此 管忍102、TIV 126和畑L 108A)。在一些实施例中，管忍104可W包括与管忍102类似的部 件（例如，半导体衬底、有源器件、互连层、接触焊盘等），并且管忍104中的功能电路可W提 供与管忍102相同或不同的功能。例如，管忍104可W是任何类型的集成电路，诸如存储管 忍（例如，DRAM、LP孤Rx、WI0、NAND闪存等）、模拟电路、数字电路、混合信号、传感器管忍、 微电子机械（MEM)管忍、网络管忍等。额外的RDL 108C可W设置在扇出层IOlB上方，并且 管忍104可W通过粘合层118附接至畑L 108C。在一些实施例中，管忍104中的TSV (未示 出）可W提供畑L 108B和108C之间的信号路径。在一些实施例中，也可W在扇出层IOlB 中形成TIV W提供畑L 108B和108C之间的信号路径。可W在畑L 108C和/或层IOlB中 形成额外的扇出层和/或互连部件W电连接各个管忍和RDL。
[0027] 如由图IB的俯视图示出的，管忍102( W虚线示出）占据比组合的管忍104更大 的覆盖区。例如，在示出的实施例中，管忍102具有纵向尺寸11、横向尺寸Wl和Ll乘W Wl 的表面面积。在一些实施例中，L1/W1的比率为约0. 8至约1. 2。每个管忍104具有纵向尺 寸L2、横向尺寸W2和L2乘W W2的表面面积。在一些实施例中，L2/W2的比率接近约1. 0， 例如，约0.8至约1.2。在实施例中，管忍102的表面面积（例如，Ll乘W Wl)大于管忍104 的组合表面面积（例如，L2乘W W2的两倍）。在各个实施例中，各个宽度（例如，Wl和/ 或肥）可W为约3mm至约11mm。在运样的实施例中，各个长度（例如，Ll和/或可W 为约IOmm至约13mm。在其他实施例中，也可W使用管忍102和/或104的其他尺寸和/或 比率。
[0028] 在不存在伪管忍106的情况下，层IOlA包括更多的半导体材料（例如，娃）并且 比层IOlB具有更低的有效CTE。因此，在层IOlB中包括至少一个伪管忍106 W将层IOlB 的有效CTE减小至期望水平（例如，接近层IOlA的有效CTC)。伪管忍106可W不包括任 何功能电路或有源器件。包括伪管忍106 W降低层IOlA和IOlB之间的CTE失配，并且伪 管忍106可W不实施任何电功能且与封装件100中的其他部件（例如，RDL 108和/或管 忍102/104)电隔离。例如，伪管忍106可W是基本上纯的娃块W增加层IOlB中的半导体 材料的量，从而减小层IOlA和IOlB之间的CTE失配。在其他实施例中，伪管忍106可W包 括用于减小层IOlB中的有效CTE的其他合适的材料（例如，玻璃）。
[0029] 在一些实施例中，伪管忍106具有纵向尺寸L3和横向尺寸W3。在一些实施例 中，L3/W3的比率接近约2. 0。层IOlB中的管忍之间的距离（例如，Pl)可W为约0. 1mm。 扇出层IOlB可W具有纵向尺寸L4和横向尺寸W4。也可W使用具有用于伪管忍106的 不同尺寸和间距的其他配置。可W基于扇出层（例如，层101B)的期望的有效CTE选 择伪管忍106的材料和尺寸，在该扇出层中设置伪管忍106。例如，参照图IB的扇出层 配置，可W根据W下方程式计算沿着横跨管忍104/106的X轴的层IOlB的有效CTE :
其中，a Si是娃的CTE，a伪是伪管忍106的材料（例 如，娃或玻璃）的CTE，并且a MC是模塑料124的CTE。可W根据W下方程式计算沿着横跨 伪管忍106的y轴的层IOlB的有效CTE :
可W使用用于确定伪管忍 106的尺寸和材料W获得期望的有效CTE的其他模型。
[0030] 已经观察到，当层IOlB中的管忍（例如，管忍104/106)与层IOlA中的管忍（例 如，管忍102)的总表面面积的比率介于约0. 8至约1. 2时，可W获得具有相对较低的翅曲 的封装件。例如，当包括W上描述的伪管忍时，在高溫下的产生的封装件的顶面中的高度差 (例如，由图2A中的Tl表示）可W从当前应用中的约140 Jim减小至小于约60 Ji m。也已 经观察到，当层IOlB的有效CTE和层IOlA的有效CTE的比率为约0. 9至约1. 1时，可W获 得相对较低的翅曲。
[0031] 此外，可W基于除了周围的扇出层（例如，层101A)之外的周围的器件层（例如， RDL 108)的有效CTE选择期望的有效CTE。已经观察到，周围的器件层可W在不同的溫度 下影响层IOlB的翅曲。例如，由于扇出层IOlB和RDL 108B之间的CTE失配引起的翅曲可 能在室溫下更普遍，而由于扇出层IOlA和IOlB之间的CTE失配引起的翅曲可能在高溫下 更普遍。因此，当选择伪管忍106的期望的有效CTE时，可W考虑包括畑L 108和层IOlA 的所有周围的层的有效CTE。
[0032] 封装件100也可W包括额外的部件，诸如散热部件（未示出）。例如，热界面材料 和散热盖可W设置在最顶扇出层（例如，层101B/RDL 108C)上方。例如，TIM可W包括具 有良好导热率的聚合物，导热率可W在约3瓦每米开（W/m ? K)至约抓/m ? K之间或更高。 散热盖还可W具有例如介于约200W/m ? K至约400W/m ? K之间或更高的高导热率，并且可 W使用金属、金属合金、石墨、碳纳米管（CNT)等形成。
[0033] 图3A至图3G示出了根据一些实施例的制造图IA的扇出层的各个中间步骤。在图 3A中，提供后侧畑L 108C。可W在载体（未示出）上形成畑L 108C。畑L 108C可W包括 一层或多层介电材料，介电材料具有形成在其中的诸如导线和通孔的导电部件（未示出）。 RDL 108C中的介电材料可W使用任何合适的方法（例如，旋涂技术、瓣射等）由任何合适的 材料（例如，聚酷亚胺（PI)、聚苯并恶挫（PBO)、BCB、环氧化物、有机娃、丙締酸醋、非填充酪 醒树脂、硅氧烷、氣渗杂的聚合物、聚降冰片締、氧化物、氮化物等）形成。在一些实施例中， RDL 108C的形成可W包括图案化介电材料（例如，使用光刻和/或蚀刻工艺）化及在图案 化的介电层中和/或上形成导电部件。例如，使用掩模层限定导电部件的形状W及使用化 学锻/电化学锻工艺，可W通过沉积晶种层来形成导电部件。
[0034] 半导体管忍104和伪管忍106可W使用粘合层118接合至BS畑L。如上所述，管 忍104可W包括有源器件/功能电路，而伪管忍106可W不包括任何有源器件或功能电路。 可W基于管忍104的尺寸和形成的扇出层（例如，层101B)的期望的有效CTE来确定伪管 忍106的尺寸。
[0035] 接下来，在图3B中，可W实施晶圆级模制/回研磨。例如，模塑料124可W分配在 接合的管忍104/106之间。模塑料124可W包括任何合适的材料，诸如环氧树脂、模制底部 填充物等。用于形成模塑料124的合适的方法可W包括压缩模制、传递模制、液体包封模制 等。例如，模塑料124可WW液体的形式分配在管忍104/106之间。随后，实施固化工艺W 使模塑料124凝固。模塑料124的填充可W溢出管忍104/106,从而使得模塑料124覆盖管 忍104/106的顶面。可W采用机械研磨、化学机械抛光（CM巧或其他回蚀刻技术W去除模 塑料124的过量部分并且暴露管忍104的连接件（例如，柱凸块150)。在平坦化之后，模塑 料124、管忍104和伪管忍106的顶面可W基本上齐平。因此，在封装件100中完成扇出层 101B。
[0036] 图3C示出在层IOlB上方形成畑L 108B。畑L 108B可W电连接至管忍104的柱 凸块150。在图3D中，可W在畑L 108B上方形成TIV 126。TIV 126可W包括导电材料 (例如，铜）并且可W通过任何合适的工艺形成。例如，具有开口的图案化的掩模层（未示 出）可W用于限定运种TIV的形状。开口可W暴露形成在RDL 108B上方的晶种层（未示 出）。掩模层中的开口可W填充有导电材料（例如，在化学锻工艺或电化学锻工艺中）。锻 工艺可W单向地填充图案化的光刻胶中的开口（例如，从晶种层向上）。单向填充可W允许 运种开口的更均匀的填充，特别是对于高高宽比TIV。可选地，可W在图案化的掩模层中的 开口的侧壁和底面上形成晶种层，并且可W多向地填充运种开口。随后，可W W灰化和/或 湿剥离工艺去除图案化的掩模层。也可W使用蚀刻工艺去除晶种层的过量部分，从而留下 位于畑L 108B上方并且电连接至畑L 108B的TIV 126。也可W通过铜线接合工艺使用铜 线柱形成TIV 126(例如，其中不需要掩模、光刻胶和锻）。在图3E中，另一半导体管忍（例 如，核屯、逻辑管忍102)可W接合至（例如，使用粘合层118) RDL 108B的与管忍104/106相 对的表面。
[0037] 随后，如图3F所示，可W实施另一晶圆级模制/回研磨。例如，模塑料124可W分 配在管忍102和各个TIV 126之间，并且可W实施平坦化W暴露管忍102上的连接件（例 如，柱凸块110)。因此，在器件封装件中形成第二扇出层101A。在一些实施例中，层IOlA 的管忍（例如，管忍102)的表面面积与层IOlB中的管忍（例如，管忍104/106)的表面面 积的比率为约0. 8至约1. 2。
[0038] 接下来，在图3G中，使用与W上描述的类似的工艺，在层IOlA上方形成一个或多 个畑L(畑L 108A)。畑L 108A可W电连接至管忍102和TIV 126。TIV 126可W进一步电 连接RDL 108A和108B。随后可W形成额外的部件（例如，外部连接件、额外的层、额外的 尺〇^功能管忍、伪管忍、封装件、散热部件等）。
[0039] 图4示出了根据一些可选实施例的器件封装件200的截面图。封装件200可W与 封装件100基本上类似，其中，相同的参考字符标示相同的元件。然而，在封装件200中，管 忍102可W占据比管忍104小的覆盖区。因此，在不存在伪管忍106的情况下，层IOlA的 有效CTE可W高于层IOlB的有效CTE。因此，可W在层IOlA中包括包含相对较低CTE材料 (例如，娃或玻璃）的伪管忍106 W降低它的有效CTE，从而减小CTE失配和翅曲。此外，基 于处理局限性、布局设计、制造效率等，可W在各个位置处的扇出层中包括多个伪管忍106。
[0040] 图5示出了根据一些可选实施例的器件封装件300的截面图。封装件300可W与 封装件200基本上类似，其中，相同的参考字符标示相同的元件。类似于封装件200，在封装 件300中，管忍102可W占据比管忍104小的覆盖区。因此，在不存在伪管忍106的情况下， 层IOlA的有效CTE可W高于层IOlB的有效CTE。然而，在封装件300中，伪管忍106可W 包括在层IOlB中W升高层IOlB的有效CTE，从而减小CTE失配和翅曲。例如，伪管忍106 可W包括相对较高CTE的材料（例如，具有约18的CTE的铜）。当高CTE伪管忍106包括 在层IOlB中时，增大了层IOlB的有效CTE。因此，在各个实施例中，基于周围的层（例如， RDL其他层等），伪管忍106可W用于将有效CTE增大或减小至期望水平。
[0041] 图6示出了根据一些实施例的用于形成器件封装件的工艺流程图400。在步骤402 中，形成第一扇出层（例如，层101A)。第一扇出层可W包括器件管忍（例如，逻辑管忍102) 和在器件管忍周围延伸的模塑料（例如，模塑料124)。在步骤404中，在第一扇出层上方 形成一个或多个扇出RDU例如，RDL 108B)。扇出RDL可W使用器件管忍中的连接件（例 如，柱凸块110)电连接至器件管忍。在步骤406中，在一个或多个RDL上方形成第二扇出 层（例如，扇出层101B)。第二扇出层可W包括一个或多个器件管忍（例如，管忍104)。此 夕F，第一扇出层或第二扇出层的至少一个包括一个或多个伪管忍（例如，伪管忍106)，并且 可W根据扇出层的期望的CTE选择伪管忍的尺寸。在一些实施例中，扇出层的期望的CTE 可W根据相邻的器件封装件层（例如，其他扇出层和/或RDL)。
[0042] 本文中描述的各个实施例包括接合至各个封装件配置中的其他管忍（例如，存储 器、逻辑、传感器、网络等电路）的核屯、逻辑管忍。每个管忍可W设置在各个扇出层中。伪 管忍可W包括在各个扇出层中，并且可W选择伪管忍的尺寸和/或材料W减小各个扇出层 之间的CTE失配。RDL可W设置在运种扇出层的前侧和/或后侧上，并且延伸在层之间的 TIV可W提供不同RDL之间的电连接。因此，封装件中的管忍可W电连接至其他管忍和/ 或外部连接件。
[0043] 根据实施例，一种封装件包括第一扇出层、位于第一扇出层上方的扇出再分布层 (RDL) W及位于扇出RDL上方的第二扇出层。第一扇出层包括一个或多个第一器件管忍W 及沿着一个或多个第一器件管忍的侧壁延伸的第一模塑料。第二扇出层包括接合至扇出 RDL的一个或多个第二器件管忍、接合至扇出RDL的伪管忍W及沿着一个或多个第二器件 管忍和伪管忍的侧壁延伸的第二模塑料。扇出RDL将一个或多个第一器件管忍电连接至一 个或多个第二器件管忍，并且伪管忍基本上没有任何有源器件。
[0044] 在上述封装件中，其中，所述伪管忍的尺寸、所述伪管忍的材料或它们的组合根据 所述第二扇出层的期望的有效热膨胀系数（CTE)。
[0045] 在上述封装件中，其中，所述伪管忍的尺寸、所述伪管忍的材料或它们的组合根据 所述第二扇出层的期望的有效热膨胀系数（CTE)，所述期望的有效CTE根据所述第一扇出 层的有效CTE、所述扇出RDL的有效CTE或它们的组合。
[0046] 在上述封装件中，其中，所述一个或多个第一器件管忍具有第一总表面面积，其 中，所述一个或多个第二器件管忍和所述伪管忍具有第二总表面面积，并且其中，所述第一 总表面面积和所述第二总表面面积的比率为约08至约1. 2。
[0047] 在上述封装件中，其中，所述一个或多个第一器件管忍具有第一总表面面积，其 中，所述一个或多个第二器件管忍具有第=总表面面积，其中，所述第一总表面面积大于所 述第=总表面面积，并且其中，所述伪管忍包括娃或玻璃。
[0048] 在上述封装件中，其中，所述一个或多个第一器件管忍具有第一总表面面积，其 中，所述一个或多个第二器件管忍具有第二总表面面积，其中，所述第一总表面面积小于所 述第二总表面面积，并且其中，所述伪管忍包括铜。
[0049] 在上述封装件中，其中，所述第一扇出层具有第一有效热膨胀系数（CTE)，其中，所 述第二扇出层具有第二有效CTE，并且其中，所述第一有效CTE和所述第二有效CTE的比率 为约0.9至约1. 1。
[0050] 在上述封装件中，其中，所述伪管忍设置在所述一个或多个第二器件管忍中的两 个之间。
[0051] 在上述封装件中，其中，所述一个或多个第二器件管忍中的至少一个设置在所述 伪管忍和第二伪管忍之间。
[0052] 根据另一实施例，一种封装件包括第一器件层、第二器件层W及位于第一器件层 和第二器件层之间的扇出再分布层（RDL)。第一器件层包括一个或多个第一器件管忍W及 环绕一个或多个第一器件管忍的第一模塑料。第二器件层包括一个或多个第二器件管忍、 伪管忍W及环绕一个或多个第二器件管忍和伪管忍的第二模塑料。伪管忍的尺寸和材料根 据第二器件层的期望的有效热膨胀系数（CTE)。一个或多个第一器件管忍和一个或多个第 二器件管忍电连接至扇出畑L。
[0053] 在上述封装件中，其中，所述一个或多个第一器件管忍具有第一总表面面积，其 中，所述一个或多个第二器件管忍和所述伪管忍具有第二总表面面积，并且其中，所述第一 总表面面积和所述第二总表面面积的比率为约0. 8至约1. 2。
[0054] 在上述封装件中，其中，所述伪管忍与所述一个或多个第一器件管忍、所述一个或 多个第二器件管忍和所述扇出RDL电隔离。
[0055] 在上述封装件中，其中，所述一个或多个第一器件管忍的第一总表面面积大于所 述一个或多个第二器件管忍的第二总表面面积，并且其中，所述伪管忍具有比所述第二模 塑料小的有效热膨胀系数。
[0056] 在上述封装件中，其中，所述一个或多个第一器件管忍的第一总表面面积小于所 述一个或多个第二器件管忍的第二总表面面积，并且其中，所述伪管忍具有比所述第二模 塑料大的热膨胀系数。
[0057] 根据又另一实施例，一种用于形成封装件的方法包括：形成第一扇出层，在第一扇 出层上方形成扇出再分布层（RDL)，W及在扇出RDL上方形成第二扇出层。形成第一扇出层 包括在一个或多个第一器件管忍周围形成第一模塑料。形成第二扇出层包括将一个或多个 第二器件管忍接合至扇出畑以将伪管忍接合至扇出畑以^及将第二模塑料分配在一个或 多个第二器件管忍和伪管忍周围。根据第二扇出层的期望的有效热膨胀系数（CT巧选择 伪管忍的尺寸和材料。
[0058] 在上述方法中，其中，所述一个或多个第一器件管忍具有第一总表面面积，其中， 所述一个或多个第二器件管忍和所述伪管忍具有第二总表面面积，并且其中，形成所述第 二扇出层包括选择所述伪管忍的表面面积，使得所述第一总表面面积和所述第二总表面面 积的比率为约0. 8至约1. 2。
[0059] 在上述方法中，其中，将所述伪管忍接合至所述扇出RDL包括将基本上没有任何 有源器件的管忍接合至所述扇出畑L。
[0060] 在上述方法中，其中，所述一个或多个第一器件管忍的第一总表面面积大于所述 一个或多个第二器件管忍的第二总表面面积，并且其中，形成所述第二扇出层包括选择所 述伪管忍的材料W具有小于所述第二模塑料的有效热膨胀系数。
[0061] 在上述方法中，所述一个或多个第一器件管忍的第一总表面面积大于所述一个或 多个第二器件管忍的第二总表面面积，并且其中，形成所述第二扇出层包括选择所述伪管 忍的材料W具有小于所述第二模塑料的有效热膨胀系数。
[0062] 在上述方法中，其中，将所述伪管忍接合至所述扇出RDL包括在所述伪管忍和所 述扇出RDL之间使用粘合层。
[0063] 上面概述了若干实施例的特征，使得本领域技术人员可W更好地理解本发明的方 面。本领域技术人员应该理解，他们可W容易地使用本发明作为基础来设计或修改用于实 施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人 员也应该意识到，运种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精 神和范围的情况下，本文中他们可W做出多种变化、替换W及改变。
【主权项】
1. 一种封装件，包括： 第一扇出层，包括： 一个或多个第一器件管芯；和 第一模塑料，沿着所述一个或多个第一器件管芯的侧壁延伸； 扇出再分布层（RDL)，位于所述第一扇出层上方；以及 第二扇出层，位于所述扇出RDL上方，其中，所述第二扇出层包括： 一个或多个第二器件管芯，接合至所述扇出RDL，其中，所述扇出RDL将所述一个或多 个第一器件管芯电连接至所述一个或多个第二器件管芯； 伪管芯，接合至所述扇出RDL，其中，所述伪管芯基本上没有任何有源器件；和 第二模塑料，沿着所述一个或多个第二器件管芯和所述伪管芯的侧壁延伸。2. 根据权利要求1所述的封装件，其中，所述伪管芯的尺寸、所述伪管芯的材料或它们 的组合根据所述第二扇出层的期望的有效热膨胀系数（CTE)。3. 根据权利要求2所述的封装件，其中，所述期望的有效CTE根据所述第一扇出层的有 效CTE、所述扇出RDL的有效CTE或它们的组合。4. 根据权利要求1所述的封装件，其中，所述一个或多个第一器件管芯具有第一总表 面面积，其中，所述一个或多个第二器件管芯和所述伪管芯具有第二总表面面积，并且其 中，所述第一总表面面积和所述第二总表面面积的比率为约08至约1. 2。5. 根据权利要求1所述的封装件，其中，所述一个或多个第一器件管芯具有第一总表 面面积，其中，所述一个或多个第二器件管芯具有第三总表面面积，其中，所述第一总表面 面积大于所述第三总表面面积，并且其中，所述伪管芯包括硅或玻璃。6. 根据权利要求1所述的封装件，其中，所述一个或多个第一器件管芯具有第一总表 面面积，其中，所述一个或多个第二器件管芯具有第二总表面面积，其中，所述第一总表面 面积小于所述第二总表面面积，并且其中，所述伪管芯包括铜。7. 根据权利要求1所述的封装件，其中，所述第一扇出层具有第一有效热膨胀系数 (CTE)，其中，所述第二扇出层具有第二有效CTE，并且其中，所述第一有效CTE和所述第二 有效CTE的比率为约0. 9至约1. 1。8. 根据权利要求1所述的封装件，其中，所述伪管芯设置在所述一个或多个第二器件 管芯中的两个之间。9. 一种封装件，包括： 第一器件层，包括： 一个或多个第一器件管芯；和 第一模塑料，环绕所述一个或多个第一器件管芯； 第二器件层，包括： 一个或多个第二器件管芯； 伪管芯，其中，所述伪管芯的尺寸和材料根据所述第二器件层的期望的有效热膨胀系 数（CTE);和 第二模塑料，环绕所述一个或多个第二器件管芯和所述伪管芯；以及 扇出再分布层（RDL)，位于所述第一器件层和所述第二器件层之间，其中，所述一个或 多个第一器件管芯和所述一个或多个第二器件管芯电连接至所述扇出RDL。10. -种用于形成封装件的方法，包括： 形成第一扇出层，其中，形成所述第一扇出层包括在一个或多个第一器件管芯周围形 成第一模塑料； 在所述第一扇出层上方形成扇出再分布层（RDL);以及 在所述扇出RDL上方形成第二扇出层，其中，形成所述第二扇出层包括： 将一个或多个第二器件管芯接合至所述扇出RDL ; 将伪管芯接合至所述扇出RDL，其中，根据所述第二扇出层的期望的有效热膨胀系数 (CTE)选择所述伪管芯的尺寸和材料；和 将第二模塑料分配在所述一个或多个第二器件管芯和所述伪管芯周围。
【文档编号】H01L21/50GK106098637SQ201510830657
【公开日】2016年11月9日
【申请日】2015年11月25日
【发明人】林宗澍, 陈宪伟, 谢政杰, 黄昶嘉
【申请人】台湾积体电路制造股份有限公司