上部不变宽的高纵横比蚀刻的制作方法
【专利摘要】本发明实施例提供了一种用于实施高纵横比蚀刻的方法。提供了一种具有布置在半导体衬底上方的硬掩模层的半导体衬底。对硬掩模层实施第一蚀刻以形成暴露半导体衬底的硬掩模开口。硬掩模开口具有底部宽度。穿过硬掩模开口，对半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底开口，顶部宽度约等于硬掩模开口的底部宽度。形成内衬于衬底开口的侧壁的保护层。穿过硬掩模开口，对半导体衬底实施第三蚀刻，以增加衬底开口的高度。在第三蚀刻期间，衬底开口的顶部宽度基本保持不变。也提供了具有高纵横比开口的半导体结构。本发明实施例涉及上部不变宽的高纵横比蚀刻。
【专利说明】
上部不变宽的高纵横比蚀刻
技术领域
[0001 ]本发明实施例涉及上部不变宽的高纵横比蚀刻。【背景技术】
[0002]通常在集成电路的制造期间实施高纵横比蚀刻以形成具有高纵横比的开口。发现，高纵横比蚀刻可以应用于提高集成电路组件(例如，晶体管、二极管、电阻器、电容器、 电感器等)的密度。例如，可以使用高纵横比蚀刻以形成沟槽电容器、沟槽存储器单元、沟槽隔离件、沟槽晶体管或利用三维结构概念的其他集成电路组件。此外，高纵横比蚀刻可以应用于形成硅柱、微机电结构(MEMS)器件或其他半导体结构。
【发明内容】
[0003]根据本发明的一些实施例，提供了一种半导体结构，包括:半导体衬底，限定开口， 其中，所述开口具有至少约30的高度与宽度的比率，并且其中，所述开口包括上部区域和下部区域，所述下部区域位于所述上部区域下面并且邻接所述上部区域；以及保护层，内衬于所述上部区域的侧壁，并且从所述半导体衬底的上表面延伸并且终止于所述上部区域和所述下部区域之间的界面处。
[0004]根据本发明的另一些实施例，还提供了一种用于实施蚀刻的方法，所述方法包括: 提供具有硬掩模层的半导体衬底，所述硬掩模层布置在所述半导体衬底上方；对所述硬掩模层实施第一蚀刻以形成暴露所述半导体衬底的硬掩模开口，其中，所述硬掩模开口具有底部宽度；穿过所述硬掩模开口，对所述半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底开口，所述顶部宽度约等于所述硬掩模开口的底部宽度；形成内衬于所述衬底开口的侧壁的保护层；以及穿过所述硬掩模开口，对所述半导体衬底实施第三蚀刻，以增加所述衬底开口的高度，其中，在所述第三蚀刻期间，所述衬底开口的顶部宽度基本保持不变。
[0005]根据本发明的又一些实施例，还提供了一种微机电系统(MEMS)结构，包括:集成电路；MEMS器件，接合至所述集成电路并且电连接至所述集成电路，所述MEMS器件包括限定开口的MEMS衬底，其中，所述开口具有至少约30的高度与宽度的比率，并且其中，所述开口包括上部区域和下部区域；以及保护层，内衬于所述上部区域的侧壁，并且从所述MEMS 衬底的上表面延伸至所述上部区域和所述下部区域之间的界面。【附图说明】
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1示出了具有高纵横比开口的半导体结构的一些实施例的截面图。
[0008]图2A示出了具有高纵横比开口的微机电系统(MEMS)结构的一些实施例的截面图。
[0009]图2B示出了图2A的高纵横比开口的一些实施例的放大的截面图。
[0010]图3示出了用于制造具有高纵横比开口的半导体结构的方法的一些实施例的流程图。
[0011]图4至图9示出了在制造的各个阶段的半导体结构的一些实施例的一系列的截面图，其中半导体结构具有高纵横比开口。【具体实施方式】
[0012]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。[〇〇13] 此外，为了便于描述，本文可以使用诸如“在…下方”、“在…下面”、“下部”、“在… 上面”、“上部”等的空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间关系描述符可以同样地作相应的解释。
[0014] 用于对硅衬底实施高纵横比蚀刻的方法可以包括在硅衬底上方形成具有硬掩模开口的硬掩模层。之后，可以穿过硬掩模开口对硅衬底实施等离子体蚀刻以形成高纵横比开口。理想地，高纵横比开口的顶部宽度将与硬掩模的宽度相匹配。然而，尽管当高纵横比开口较浅时(例如，具有较短的蚀刻时间)，高纵横比开口的顶部宽度通常与硬掩模的宽度相匹配，但是当高纵横比开口较深时(例如，具有较长的蚀刻时间)，高纵横比开口的顶部宽度将与硬掩模的宽度不匹配。当高纵横比开口较深时，在等离子体蚀刻期间，高纵横比开口的顶部宽度扩大至超过硬掩模的宽度。
[0015]扩大的顶部宽度对许多要求高水平控制顶部宽度的应用提出了挑战。例如，硅柱可以要求具有为约100微米的高度并且为约1.2微米的顶部宽度的高纵横比开口。在硅柱的形成期间，可以在硅衬底上方形成具有硬掩模开口的硬掩模层，硬掩模开口的宽度为约 1.2微米。此外，可以穿过硬掩模开口对硅衬底实施等离子体蚀刻。然而，尽管硬掩模开口具有为约1.2微米的宽度，但是在等离子体蚀刻期间，高纵横比开口的顶部宽度可以扩大至约3微米。作为另一个实例，当用多晶硅填充高纵横比开口时，多晶硅间隙控制可以取决于对开口的顶部宽度的高水平控制。
[0016]对扩大的顶部宽度的一种解决方法是形成具有比对应的高纵横比开口的目标宽度更小的宽度的硬掩模开口。然后，在实施等离子体蚀刻期间，高纵横比开口的顶部宽度向着目标顶部宽度扩大。然而，这种解决方法不允许对高纵横比开口的最终顶部宽度的高水平控制。此外，由于暴露于硅衬底的等离子体的数量减少，所以完成等离子体蚀刻需要更长的时间。这反而减小了可以处理的每小时晶圆产出量(WPH)，并且因此减少了产量。
[0017] 鉴于以上所述，本申请是涉及一种用于实施高纵横比蚀刻的方法，以及得到的半导体结构。根据该方法，提供了具有硬掩模层的硅衬底，硬掩模层位于硅衬底上面。之后，对硬掩模层实施第一蚀刻，以形成暴露娃衬底的硬掩模开口并且硬掩模开口具有第一底部宽度。此外，穿过硬掩模开口对硅衬底实施第二蚀刻，以形成具有第二顶部宽度的衬底开口， 第二顶部宽度约等于(例如，+/ — 1%)第一宽度。形成衬底开口后，形成内衬于衬底开口的侧壁的保护层并且对硅衬底实施第三蚀刻。在一些实施例中，保护层的材料与硬掩模层的材料相同。穿过衬底开口对硅衬底实施第三蚀刻，以增加衬底开口的高度。在第三蚀刻期间，衬底开口的顶部宽度基本保持不变(例如，+/ — 1% )。
[0018]在实施第三蚀刻时，保护层有利地防止衬底开口变宽。硅和保护层的材料之间的选择性高(例如，为约100)，以保护衬底开口的顶部。这反而导致高水平地控制顶部宽度。 此外，保护层有利地允许第二蚀刻和第三蚀刻更快地完成。硅与保护层的材料之间的高选择性允许更强烈(aggressive)的蚀刻配方。此外，由于衬底开口没有变宽，所以衬底开口的初始宽度可以宽于以其他方式得到的衬底开口的宽度，从而允许更多的蚀刻剂接触硅衬底。通过允许第二蚀刻和第三蚀刻更快地完成，可以处理的WPH增加并且提高了产量。
[0019]参考图1，提供了具有高纵横比开口 102的半导体结构的一些实施例的截面图 100。高纵横比开口 102布置在半导体衬底104中，并且通常具有至少为约30的高度氏与顶部宽度I的比率(即，纵横比)。在一些实施例中，高纵横比开口 102的高度Hi为约80微米至120微米，诸如约100微米。此外，在一些实施例中，高纵横比开口 102的顶部宽度1为约1微米至3微米，诸如约1.2微米。高纵横比开口 102通常具有圆形覆盖区(footprint)、 矩形覆盖区或者细长形覆盖区(例如，其中，开口 102是沟槽)，但是其他的覆盖区是可以接受的。
[0020]高纵横比开口 102包括对应的上部区域106和对应的下部区域108。上部区域106 具有基本上均匀或逐渐减小的宽度，除此之外，在一些实施例中，上部区域106在底部处凸起至宽度W2。通常，凸起110的宽度增加约600埃至2000埃，并且通常具有弧形侧壁，诸如半圆形侧壁。此外，在一些实施例中，上部区域106具有为约9微米至11微米的高度H2，诸如约10微米，和/或具有为约1至13的纵横比。与上部区域106对应的保护层112内衬于上部区域106的侧壁，因此将上部区域106的有效宽度降低至有效宽度W3。例如，保护层 112可以是电介质，诸如二氧化硅、其他的氧化物、氮化硅或其他的氮化物，和/或例如，可以具有，为约100埃至1000埃的厚度。厚度可以根据高纵横比开口 102的高度氏改变。例如，高纵横比开口 102的高度越小，保护层112的最小厚度越小。在一些实施例中，保护层 112的厚度是由凸起110引起的宽度的增加的一半(例如，0.5*(W2—W J)，所以在凸起处的有效宽度W3约等于顶部宽度11。此外，在一些实施例中，保护层112的厚度基本均匀。
[0021]下部区域108位于上部区域106下面并且具有基本均匀或逐渐减小的宽度。在一些实施例中，下部区域108的宽度超过上部区域106的有效宽度W3，使得保护层112和/或上部区域106的侧壁悬于下部区域108之上。例如，下部区域108可以是由虚线114示出的轮廓。此外，下部区域108的高度H3超过上部区域的高度H2。在一些实施例中，下部区域108的高度H3为约70微米至90微米。
[0022]如下文可见，保护层112布置在上部区域106的侧壁上，并且终止于下部区域108 与上部区域106之间的界面处。当形成下部区域108时，保护层112有利地防止了上部区域106变宽。这反而允许更大程度地控制高纵横比开口 102的轮廓，并且当用多晶硅层116填充开口 102时，改进了多晶硅间隙控制。此外，如下文可见，保护层112有利地允许更快地形成高纵横比开口 102。这反而允许更高的产量。例如，保护层112可以显示为介电材料，诸如，二氧化硅或氮化硅。
[0023]参照图2A，提供了 MEMS结构的一些实施例的截面图200A。例如，MEMS结构包括支持MEMS操作的集成电路(1〇202,并且是专用集成电路(ASIC)。1C 202包括器件区域 204,该器件区域布置在1C 202的1C衬底206上方并且位于1C 202的背侧208和1C 202 的后段制程(BE0L)金属化堆叠件210之间。例如，器件区域204包括电子组件(未示出)， 诸如，一个或多个晶体管、电容器、电阻器、电感器和二极管。例如，1C衬底206可以是块状半导体衬底或SOI衬底。
[0024]BE0L金属化堆叠件210包括堆叠在BE0L金属化堆叠件210的层间介电(ILD)层 216内的金属化层212、214。金属化层212、214包括具有1C接合焊盘218和感测电极220 的金属化层214。1C接合焊盘218在腔体222周围横向地分隔开，该腔体限定在相对于ILD 216的上表面226凹进的ILD 216的表面224上方。感测电极220沿着凹进的表面224布置在腔体222中。BE0L金属化堆叠件210的接触件228将器件区域204电连接至金属化层 212、214。此外，BE0L金属化堆叠件210的通孔230将金属化层212、214电连接至1C接合焊盘218和感测电极220。例如，ILD层216可以是低K电介质(例如，介电常数约小于约 3.9的电介质)或氧化物。例如，金属化层212、214、接触件228、通孔230、1C接合焊盘218 和感测电极220可以是导电材料，诸如铝铜、钨或其他金属。
[0025]MEMS器件232布置在1C 202上方并且接合至1C 202。例如，MEMS器件232可以是运动传感器、压力传感器或麦克风，并且包括MEMS衬底234。例如，MEMS衬底234可以是块状半导体衬底，诸如块状硅衬底、SOI衬底或绝缘体上多晶硅(P0I)衬底。MEMS衬底234 包括一个或多个弹簧236和可移动质量块238。由穿过MEMS衬底234的高纵横比开口 240 来限定弹簧236和可移动质量块238,该高纵横比开口通常具有超过约30的高度与宽度的比率。弹簧236将可移动质量块238连接至MEMS衬底234的外围区域，并且将可移动质量块238悬置在腔体222中。在操作中，对可移动质量块238施加诸如运动或声波的外部刺激，可移动质量块238与外部刺激成正比地偏转，从而，外部刺激可以通过测量偏转来量化。在一些实施例中，使用可移动质量块238和感测电极220之间的电容耦合来测量偏转。
[0026]MEMS接合环242和MEMS接合焊盘244布置在MEMS衬底234上方。MEMS接合环 242围绕腔体222。MEMS接合焊盘244电连接至1C接合焊盘218,以提供从MEMS衬底234 上方至1C 202的接口。通过延伸穿过MEMS衬底234至1C接合焊盘218的硅通孔(TSV) 246 将MEMS接合焊盘244电连接至1C接合焊盘218。在一些实施例中，TSV 246的宽度向着 1C衬底206非连续地逐渐减小。TSV 246可以包括多晶硅或金属，诸如钨、铜或铝。例如， MEMS接合焊盘244和MEMS接合环242是或包括金属，诸如铝铜。
[0027]覆盖器件248布置在MEMS器件232上方并且接合至该器件，以及该覆盖器件包括覆盖衬底250。覆盖衬底250包括基底区域252和环形安装区域254。基底区域252布置在腔体222上方并且通常具有均匀的厚度。在一些实施例中，基底区域252包括凸出至腔体222内的停止件256。停止件256减小基底区域252和可移动质量块238之间的粘滞 (stict1n)。环形安装区域254从基底区域252垂直地延伸并且围绕腔体222。在一些实施例中，环形安装区域254的宽度向着MEMS器件232非连续地逐渐减小，和/或环形安装区域254的下表面被覆盖器件248的覆盖接合环258覆盖。例如，覆盖衬底250可以是块状半导体衬底或SOI衬底。例如，覆盖接合环258可以是铝铜、锗或其他金属。
[0028]参考图2B，提供了高纵横比开口 240的一些实施例的放大的截面图200B。高纵横比开口 240包括对应的上部区域260和对应的下部区域262 (部分地示出)。上部区域260 具有基本均匀的或逐渐减小的宽度，除此之外，在一些实施例中，上部区域260在底部处凸起。此外，在一些实施例中，上部区域260具有为约9微米至11微米的高度。与上部区域 260对应的保护层264内衬于上部区域260的侧壁。例如，保护层264可以是电介质，诸如氧化物和/或氮化物，和/或例如，可以具有为约100埃至1000埃的厚度。此外，当形成下部区域262时，保护层264有利地防止上部区域变宽，并且允许高纵横比开口 240更快地形成。下部区域262位于上部区域260下面并且具有基本均匀的或逐渐减小的宽度。此外， 下部区域262的高度超过上部区域260的高度。在一些实施例中，下部区域262的高度为约70微米至90微米。
[0029] 参考图3,提供了用于制造具有高纵横比开口的半导体结构的方法的一些实施例的流程图300。
[0030]在步骤302中，提供了具有覆盖半导体衬底的硬掩模层的半导体衬底。[0031 ] 在步骤304中，对硬掩模层实施第一蚀刻以形成硬掩模开口，从而暴露半导体衬底。形成具有第一底部宽度的硬掩模开口。
[0032]在步骤306中，穿过硬掩模开口对半导体衬底实施第二蚀刻。实施第二蚀刻以形成具有第二顶部宽度的衬底开口，第二顶部宽度约等于第一宽度。
[0033]在步骤308中，形成内衬于衬底开口的保护层。
[0034]在步骤310中，穿过衬底开口对保护层实施第三蚀刻以形成暴露半导体衬底的保护开口，同时保留衬底开口的侧壁上的保护层。
[0035]在步骤312中，穿过衬底开口和保护开口对半导体衬底实施第四蚀刻，以增加衬底开口的高度。有利地，在第四蚀刻期间，通过保护层保护衬底开口的上部侧壁。在第四蚀刻的过程中，衬底开口的第二顶部宽度相对地保持不变。这反而允许初步形成的衬底开口的顶部宽度与衬底开口的目标宽度(即，第四蚀刻之后的理想的宽度)相匹配，这有利于加快蚀刻。此外，在第四蚀刻期间，保护层允许使用更强烈的蚀刻配方，这有利于进一步加快蚀刻。
[0036]虽然本文将通过流程图300描述的方法示出并描述为一系列的步骤和事件，但是应该理解，这些步骤和事件示出的顺序不可理解为是一种限制意义。例如，一些步骤可以以不同的顺序发生和/或与除本文示出和/或描述的那些步骤或事件之外的其他步骤或事件同时发生。此外，并不要求所有示出的步骤都用于实施本文所描述的一个或多个方面或实施例，并且，本文中描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中进行。
[0037] 参考图4至图9,提供了在制造的各个阶段中的半导体结构的一些实施例的截面图，以示出图3的方法。虽然关于该方法描述了图4至图9,但是应该理解，图4至图9中公开的结构不限于该方法，而可以作为独立于该方法的单独的结构。类似地，虽然关于图4至图9描述了该方法，但是应该理解，该方法不限于图4至图9中公开的结构，而可以独立于图4至图9中公开的结构而单独存在。
[0038]图4示出了对应于步骤302的一些实施例的截面图400。如图所示，提供了具有布置在其上方的硬掩模层402的半导体衬底104’。例如，半导体衬底104’可以是块状半导体衬底，诸如块状硅衬底或SOI衬底。例如，硬掩模层402可以是诸如二氧化硅的氧化物或诸如氮化硅的氮化物。此外，例如，硬掩模层402可以具有为约20微米至40微米的厚度，诸如约30微米。
[0039]图5示出了对应于步骤304的一些实施例的截面图500。如图所示，对硬掩模层 402实施第一蚀刻，以形成与半导体衬底104’中形成的高纵横比开口对应的硬掩模开口 502。通常，高纵横比开口具有至少为约30的高度与宽度的比率，和/或具有基本均匀的宽度。形成的硬掩模开口 502的宽度W4通常约等于高纵横比开口的目标顶部宽度。在一些实施例中，宽度W4为约1微米至2微米，诸如约1.2微米。此外，在一些实施例中，宽度W 4为约600埃至2000埃，大于高纵横比开口的目标顶部宽度。
[0040]用于实施第一蚀刻的工艺可以包括:形成掩蔽硬掩模层402 (见图4)的围绕对应于硬掩模开口 502的硬掩模层402的区域的第一光刻胶层504。然后，根据第一光刻胶层 504的图案，可以对硬掩模层402应用蚀刻剂506,从而形成硬掩模开口 502。在应用蚀刻剂 506之后，可以去除第一光刻胶层504。
[0041]图6示出了对应于步骤306的一些实施例的截面图600。如图所示，穿过硬掩模开口 502对半导体衬底104’(见图5)实施第二蚀刻，以形成与硬掩模开口 502对应的衬底开口 102’。形成具有基本均匀的或逐渐减小的宽度的衬底开口 102’，除此之外，在一些实施例中，可以形成在底部处凸起至宽度W2的衬底开口 102’。如下文所示，凸起可以容纳下文中形成的保护层，所以衬底开口 102’的底部处的衬底开口 102’的有效宽度(即，衬底开口的宽度小于保护层的厚度的2倍)与衬底开口 102’的顶部处的衬底开口 102’的宽度大约相同。
[0042]可以形成与硬掩模开口 502的宽度14大约相同(例如，+/ — 1% )的衬底开口 102’的顶部宽度％。例如，顶部宽度％可以形成为约1微米至2微米，诸如约1.2微米。 衬底开口 102’的高度氏可以形成为基本(例如，几倍)小于所形成的高纵横比开口的最终高度。例如，高度氏可以形成为所形成的高纵横比开口的最终高度的约1/15至约1/5， 诸如约1/10。作为另一实例，当高纵横比开口的最终高度为介于约90微米至110微米之间时，高度H2可以形成为约9微米至11微米，诸如约10微米。衬底开口 102’的纵横比可以形成为约1-13,诸如约10。
[0043]用于实施第二蚀刻的工艺可以包括:穿过硬掩模开口 502,对半导体衬底104’应用一种或多种蚀刻剂602。随着应用蚀刻剂602,剩余的硬掩模层402’用作掩模。蚀刻剂 602可以是湿蚀刻剂或干蚀刻剂。但是，当蚀刻剂602是干蚀刻剂时，可以在第二蚀刻接近结束时增加干蚀刻剂的流速，以在衬底开口 102’的底部处形成凸起。
[0044]图7示出了对应于步骤308的一些实施例的截面图700。如图所示，形成与衬底开口 102’对应的保护层112’，保护层112’内衬于对应的衬底开口 102’。例如，保护层112’ 可以形成为诸如二氧化硅的氧化物，或诸如氮化硅的氮化物，和/或例如，可以形成为具有约100埃至1000埃的厚度。通常，厚度基本均匀，这是典型的共形沉积技术。此外，由于衬底开口 102’的底部处的凸起，所以厚度通常为衬底开口 102’的宽度的增加的一半。甚至， 厚度通常根据形成的高纵横比开口的高度而改变(例如，随着所形成的高纵横比开口的高度而增加)。
[0045]用于形成保护层112’的工艺可以包括热氧化、汽相沉积(例如，化学汽相沉积) 或一些其他的沉积技术。虽然没有示出，但是根据沉积技术，保护层112’也可以内衬于剩余的硬掩模层402’和/或是共用保护层的一部分。
[0046]图8示出了对应于步骤310的一些实施例的截面图800。如图所示，穿过衬底开口 102’对保护层112’(见图7)实施第三蚀刻。因此，图7中的保护层112’的实施例代表中间状态。第三蚀刻去除内衬于衬底开口 102’的底面的保护层112’的横向伸展或部分， 和/或保护层112’的区域。此外，第三蚀刻形成暴露剩余的半导体衬底104”的保护开口 802,。
[0047]用于实施第三蚀刻的工艺可以包括:穿过硬掩模开口 502和衬底开口 102’，对保护层112’应用蚀刻剂804。通常，蚀刻剂804是干蚀刻剂并且是各向异性的。随着应用蚀刻剂804,剩余的硬掩模层402’用作掩模。
[0048]图9示出了对应于步骤312的一些实施例的截面图900。如图所示，穿过衬底开口 102’和保护开口 802(见图8)，对剩余的半导体衬底104”(见图8)实施第四蚀刻。第四蚀刻增加衬底开口 102’的高度并且将衬底开口 102’的纵横比增加至至少约30。所得到的位于剩余的保护层112下面的衬底开口 102的下部区域形成为具有基本均匀的或逐渐减小的宽度。下部区域的高度H3可以是上部区域的高度112的几倍。例如，下部区域的高度H3 可以为约70微米至90微米，诸如约80微米。
[0049]用于实施第四蚀刻的工艺可以包括:穿过硬掩模开口 502和保护开口 802,对剩余的半导体衬底104”应用蚀刻剂902。随着应用蚀刻剂902,剩余的硬掩模层402’用作掩模。 蚀刻剂902可以是湿蚀刻剂或干蚀刻剂，并且通常是各向异性的。此外，相对于剩余的保护层112’，蚀刻剂902可以具有对于半导体衬底104’的较高的选择性(例如，约100的选择性)。例如，当半导体衬底104’是硅，并且保护层112’是氧化物时，相对于氧化物，蚀刻剂 902可以是具有对于硅的选择性的已知的蚀刻剂中的一种，选择性为约100。
[0050]当实施第四蚀刻时，剩余的保护层112有利地防止衬底开口 102’的顶部宽度1增加太多(例如，+/— 1%)。这反而导致对顶部宽度1的高水平的控制，其可以转化为改善的多晶硅间隙控制。此外，剩余的保护层112有利地允许第三和第四蚀刻更快地完成。第四蚀刻的高选择性允许更强烈的蚀刻配方。此外，由于在第四蚀刻期间衬底开口 102’没有变宽或最小程度地变宽，所以衬底开口 102’的初始宽度可以大于以其他方式得到的衬底开口的宽度。这反而允许更多的蚀刻剂与剩余的半导体衬底104’接触。通过允许第三和第四蚀刻更快地完成，增加了可以处理的WPH，并且提高了产量。
[0051]因此，从以上所述可以理解，本发明提供了一种半导体结构。半导体衬底限定开口。该开口具有至少约30的高度与宽度的比率，并且该开口包括上部区域和下部区域。下部区域位于上部区域下面并且邻接上部区域。保护层内衬于上部区域的侧壁。保护层从半导体衬底的上表面延伸并且终止于上部区域和下部区域之间的界面处。
[0052]在其他实施例中，本发明提供了一种用于实施蚀刻的方法。提供了具有布置在半导体衬底上方的硬掩模层的半导体衬底。对硬掩模层实施第一蚀刻以形成暴露半导体衬底的硬掩模开口。硬掩模开口具有底部宽度。穿过硬掩模开口，对半导体衬底实施第二蚀刻， 以形成具有顶部宽度的衬底开口，顶部宽度为约等于硬掩模开口的底部宽度。形成内衬于衬底开口的侧壁的保护层。穿过硬掩模开口，对半导体衬底实施第三蚀刻，以增加衬底开口的高度。在第三蚀刻期间，衬底开口的顶部宽度基本保持不变。
[0053] 在又一些其他实施例中，本发明提供了一种MEMS结构。MEMS器件接合并且电连接至集成电路。MEMS器件包括限定开口的MEMS衬底。开口具有至少约30的高度与宽度的比率，并且包括上部区域和下部区域。保护层内衬于上部区域的侧壁，并且从MEMS衬底的上表面延伸至上部区域和下部区域之间的界面。
[0054] 根据本发明的一些实施例，提供了一种半导体结构，包括:半导体衬底，限定开口， 其中，所述开口具有至少约30的高度与宽度的比率，并且其中，所述开口包括上部区域和下部区域，所述下部区域位于所述上部区域下面并且邻接所述上部区域；以及保护层，内衬于所述上部区域的侧壁，并且从所述半导体衬底的上表面延伸并且终止于所述上部区域和所述下部区域之间的界面处。
[0055] 在上述半导体结构中，所述半导体衬底是硅，并且其中，所述保护层是氧化物或氮化物。
[0056] 在上述半导体结构中，所述保护层具有约100埃至1000埃的大约均匀的厚度。
[0057] 在上述半导体结构中，所述开口包括位于所述上部区域的底部处的凸起。
[0058] 在上述半导体结构中，所述凸起的侧壁是弧形。
[0059] 在上述半导体结构中，所述上部区域具有约9微米至11微米的高度，其中，所述下部区域具有约70微米至90微米的高度，并且其中，所述开口具有约1微米至2微米的顶部宽度。
[0060] 在上述半导体结构中，所述上部区域具有约1至13的高度与宽度的比率。[0061 ] 在上述半导体结构中，所述上部区域具有基本均匀的宽度，并且其中，所述下部区域具有逐渐减小的宽度。
[0062] 在上述半导体结构中，还包括:微机电系统(MEMS)器件，包括所述半导体衬底，其中，所述开口限定位于所述半导体衬底中的弹簧，所述弹簧支持可移动质量块。
[0063] 根据本发明的另一些实施例，还提供了一种用于实施蚀刻的方法，所述方法包括: 提供具有硬掩模层的半导体衬底，所述硬掩模层布置在所述半导体衬底上方；对所述硬掩模层实施第一蚀刻以形成暴露所述半导体衬底的硬掩模开口，其中，所述硬掩模开口具有底部宽度；穿过所述硬掩模开口，对所述半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底开口，所述顶部宽度约等于所述硬掩模开口的底部宽度；形成内衬于所述衬底开口的侧壁的保护层；以及穿过所述硬掩模开口，对所述半导体衬底实施第三蚀刻，以增加所述衬底开口的高度，其中，在所述第三蚀刻期间，所述衬底开口的顶部宽度基本保持不变。
[0064] 在上述方法中，还包括:形成具有与所述保护层的材料相同的材料的所述硬掩模层。
[0065] 在上述方法中，所述半导体衬底是硅，并且其中，形成所述保护层包括氧化所述衬底开口中的硅的侧壁。
[0066]在上述方法中，还包括:形成具有约300埃至1000埃的大约均匀的厚度的所述保护层。
[0067] 在上述方法中，形成所述保护层包括:形成内衬于所述衬底开口的中间保护层； 以及对所述中间保护层实施第四蚀刻以去除内衬于所述衬底开口的底部的横向部分。
[0068]在上述方法中，实施所述第二蚀刻包括:形成具有基本均匀的宽度的所述衬底开□ 〇
[0069]在上述方法中，实施所述第二蚀刻包括:增加蚀刻气体的流速以在所述衬底开口的底部处形成凸起。
[0070]在上述方法中，还包括:实施所述第二蚀刻以形成具有约9微米至11微米的高度的所述衬底开口；实施所述第三蚀刻以使所述衬底开口的高度增加约70微米至90微米； 以及对所述半导体衬底实施所述第二蚀刻以形成具有约1微米至2微米的顶部宽度的所述衬底开口。
[0071]在上述方法中，还包括:实施所述第二蚀刻以形成具有约1至13的高度与宽度的比率的所述衬底开口；以及实施所述第三蚀刻以将所述衬底开口的高度与宽度的比率增加到至少约30。
[0072]在上述方法中，实施所述第三蚀刻包括:对所述半导体衬底应用蚀刻剂，相对于所述保护层，所述蚀刻剂具有对于所述半导体衬底的约100的选择性。
[0073]根据本发明的又一些实施例，还提供了一种微机电系统(MEMS)结构，包括:集成电路；MEMS器件，接合至所述集成电路并且电连接至所述集成电路，所述MEMS器件包括限定开口的MEMS衬底，其中，所述开口具有至少约30的高度与宽度的比率，并且其中，所述开口包括上部区域和下部区域；以及保护层，内衬于所述上部区域的侧壁，并且从所述MEMS 衬底的上表面延伸至所述上部区域和所述下部区域之间的界面。
[0074]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种半导体结构，包括:半导体衬底，限定开口，其中，所述开口具有至少约30的高度与宽度的比率，并且其 中，所述开口包括上部区域和下部区域，所述下部区域位于所述上部区域下面并且邻接所 述上部区域；以及保护层，内衬于所述上部区域的侧壁，并且从所述半导体衬底的上表面延伸并且终止 于所述上部区域和所述下部区域之间的界面处。2.根据权利要求1所述的半导体结构，其中，所述半导体衬底是硅，并且其中，所述保 护层是氧化物或氮化物。3.根据权利要求1所述的半导体结构，其中，所述保护层具有约100埃至1000埃的大 约均匀的厚度。4.根据权利要求1所述的半导体结构，其中，所述开口包括位于所述上部区域的底部 处的凸起。5.根据权利要求4所述的半导体结构，其中，所述凸起的侧壁是弧形。6.根据权利要求1所述的半导体结构，其中，所述上部区域具有约9微米至11微米的 高度，其中，所述下部区域具有约70微米至90微米的高度，并且其中，所述开口具有约1微 米至2微米的顶部宽度。7.根据权利要求1所述的半导体结构，其中，所述上部区域具有约1至13的高度与宽 度的比率。8.根据权利要求1所述的半导体结构，其中，所述上部区域具有基本均匀的宽度，并且 其中，所述下部区域具有逐渐减小的宽度。9.一种用于实施蚀刻的方法，所述方法包括:提供具有硬掩模层的半导体衬底，所述硬掩模层布置在所述半导体衬底上方；对所述硬掩模层实施第一蚀刻以形成暴露所述半导体衬底的硬掩模开口，其中，所述 硬掩模开口具有底部宽度；穿过所述硬掩模开口，对所述半导体衬底实施第二蚀刻，以形成具有顶部宽度的衬底 开口，所述顶部宽度约等于所述硬掩模开口的底部宽度；形成内衬于所述衬底开口的侧壁的保护层；以及穿过所述硬掩模开口，对所述半导体衬底实施第三蚀刻，以增加所述衬底开口的高度， 其中，在所述第三蚀刻期间，所述衬底开口的顶部宽度基本保持不变。10.—种微机电系统(MEMS)结构，包括:集成电路；MEMS器件，接合至所述集成电路并且电连接至所述集成电路，所述MEMS器件包括限定 开口的MEMS衬底，其中，所述开口具有至少约30的高度与宽度的比率，并且其中，所述开口 包括上部区域和下部区域；以及保护层，内衬于所述上部区域的侧壁，并且从所述MEMS衬底的上表面延伸至所述上部 区域和所述下部区域之间的界面。
【文档编号】H01L29/06GK106098743SQ201510735478
【公开日】2016年11月9日
【申请日】2015年11月2日
【发明人】周仲彥, 蔡嘉雄, 曾李全, 李汝谅
【申请人】台湾积体电路制造股份有限公司