0]步骤S4:去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
[0091]步骤S5:在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
[0092]首先请参阅图4，执行步骤S1:提供一 N型重掺杂衬底I，在所述N型重掺杂衬底I上形成N型轻掺杂外延层2。
[0093]然后请参阅图9，执行步骤S2:在所述N型轻掺杂外延层2上形成一硬掩膜层5，并在位于元胞区I及终端区II的硬掩膜层5中分别形成若干开口 6 ;所述开口 6未贯穿所述硬掩膜层5，所述开口 6底部残留有预设厚度的硬掩膜层。
[0094]具体的，所述硬掩膜层6优选采用氧化硅，通过控制刻蚀速率或刻蚀时间等工艺参数，使得所述预设厚度为1000?2000埃。
[0095]接着请参阅图10，执行步骤S3:在所述硬掩膜层5表面形成覆盖所述元胞区I的掩蔽层7，然后对所述终端区II进行刻蚀，将位于所述终端区II的所述开口 6底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层2。所述掩蔽层7优选采用光刻胶，可以保护位于所述元胞区I中的所述开口 6不被刻蚀。
[0096]再请参阅图7，执行步骤S4:去除所述掩蔽层7，以所述硬掩膜层5为掩膜板，对所述N型轻掺杂外延层2进行刻蚀，形成若干元胞区沟槽8及若干终端区沟槽9 ;其中，所述终端区沟槽9的深度大于所述元胞区沟槽8的深度。
[0097]具体的，采用常规等离子体刻蚀法形成所述元胞区沟槽8及所述终端区沟槽9，由于位于元胞区I的所述开口未被刻通，残留1000?2000埃，在沟槽刻蚀过程中，由于等离子体对氧化硅和硅有一定的选择比，有氧化硅的部分刻蚀速率比较慢，因此，最终形成的终端区沟槽9的深度要比元胞区沟槽8的深度大。可以通过控制上述步骤S2中开口底部残留的硬掩膜层的厚度将所述终端区沟槽9与所述元胞区沟槽8的深度差调整到合适的值，如 0.2 ?2 μ m。
[0098]最后请参阅图1或图2，执行与实施例三中基本相同的步骤S5，在所述元胞区沟槽8及所述终端区沟槽9中制作元胞区沟槽结构3及终端区沟槽结构4。
[0099]实施例五
[0100]本实用新型的沟槽MOSFET器件的第三种制作方法如下，请参阅图11，显示为本实施例中该方法的工艺流程图，至少包括以下步骤:
[0101]步骤S1:提供一 N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
[0102]步骤S2:在所述N型轻掺杂外延层上形成一硬掩膜层，并在所述硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的元胞区开口及终端区开口 ；其中，所述终端区开口的宽度大于所述元胞区开口的宽度；
[0103]步骤S3:以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
[0104]步骤S4:在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
[0105]首先请参阅图4，执行与实施例一基本相同的步骤S1:提供一 N型重掺杂衬底1，在所述N型重掺杂衬底I上形成N型轻掺杂外延层2。
[0106]然后请参阅图12，执行步骤S2:在所述N型轻掺杂外延层上2形成一硬掩膜层5，并在所述硬掩膜层5中分别形成若干暴露出所述N型轻掺杂外延层2的元胞区开口 10及终端区开口 11 ;其中，所述终端区开口 11的宽度W2大于所述元胞区开口 10的宽度Wiq本实施例中，所述终端区开口的宽度优选为比所述元胞区开口的宽度大0.2?0.5 μπι。
[0107]再请参阅图7，执行步骤S3:以所述硬掩膜层5为掩膜板，对所述N型轻掺杂外延层2进行刻蚀，形成若干元胞区沟槽8及若干终端区沟槽9 ;其中，所述终端区沟槽9的深度大于所述元胞区沟槽8的深度。
[0108]具体的，采用常规等离子体刻蚀法形成所述元胞区沟槽8及所述终端区沟槽9，由于所述终端区开口 11的宽度大于所述元胞区开口 10的宽度，在同等刻蚀条件下，终端区开口部位的N型轻掺杂外延层的刻蚀速率相对较快，因此，最终形成的终端区沟槽9的深度要比元胞区沟槽8的深度大。可以通过控制上述步骤S2中所述终端区开口与所述元胞区开口的宽度差，将所述终端区沟槽9与所述元胞区沟槽8的深度差调整到合适的值，如0.2?2 μ m0
[0109]最后请参阅图1或图2，执行步骤S4:在所述元胞区沟槽8及所述终端区沟槽9中制作元胞区沟槽结构3及终端区沟槽结构4。该步骤与实施例三中的步骤S5基本相同，此处不再赘述。
[0110]综上所述，本实用新型的沟槽MOSFET器件，具有以下有益效果:(1)本实用新型的沟槽MOSFET器件中，所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度，由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构可以延长反型层的长度，使得终端区沟槽结构周围的耗尽程度更高，从而有助于提升中压MOSFET( > 150V)终端区的耐压能力；(2)终端区沟槽结构的沟槽氧化层采用厚氧化层(2000?6000埃)，可以进一步提高终端区耐压能力；(3)元胞区沟槽结构既可采用常规的沟槽栅结构，也可以采用耐压能力更高的分裂栅结构，从而满足不同的性能要求。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0111]上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
【主权项】
1.一种沟槽MOSFET器件，包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其特征在于:所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。
2.根据权利要求1所述的沟槽MOSFET器件，其特征在于:所述终端区沟槽结构的深度比所述元胞区沟槽结构的深度大0.2?2 μπι。
3.根据权利要求1所述的沟槽MOSFET器件，其特征在于:所述终端区沟槽结构包括形成于沟槽内表面的沟槽氧化层及填充于沟槽内的多晶硅层。
4.根据权利要求3所述的沟槽MOSFET器件，其特征在于:所述沟槽氧化层的厚度范围是2000?6000埃。
5.根据权利要求3所述的沟槽MOSFET器件，其特征在于:所述元胞区沟槽结构包括形成于沟槽内表面的栅氧化层及填充于沟槽内的多晶硅层。
6.根据权利要求3所述的沟槽MOSFET器件，其特征在于:所述元胞区沟槽结构为分裂栅，包括屏蔽栅及形成于所述屏蔽栅上方的控制栅，所述屏蔽栅与所述控制栅之间通过绝缘层隔离。
7.根据权利要求1所述的沟槽MOSFET器件，其特征在于:在靠近终端区的若干元胞区沟槽结构中，至少一个元胞区沟槽结构的深度等于所述终端区沟槽结构的深度。
8.根据权利要求1所述的沟槽MOSFET器件，其特征在于:所述终端区沟槽结构的深度范围是3?6 μ m。
【专利摘要】本实用新型提供一种沟槽MOSFET器件，所述器件包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其中：所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构可以延长反型层的长度，使得终端区沟槽结构周围的耗尽程度更高，从而有助于提升中压MOSFET终端区的耐压能力。
【IPC分类】H01L29-06, H01L29-78
【公开号】CN204361105
【申请号】CN201520050670
【发明人】白玉明, 刘锋, 张海涛
【申请人】无锡同方微电子有限公司
【公开日】2015年5月27日
【申请日】2015年1月23日