似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
[0031]应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。
[0032]此外，在描述半导体材料的导电类型时提及第一导电类型和第二导电类型，其中第一导电类型为P型和N型之一，第二导电类型为P型和N型中的另一个。
[0033]本实用新型可以各种形式呈现，以下将描述其中一些示例。
[0034]图2示出根据本实用新型实施例的瞬态电压抑制器(即TVS器件)的电路示意图。该TVS器件是单向TVS器件，包括彼此串联连接的容性二极管组件和齐纳二极管ZD。容性二极管组件的第一端作为TVS器件的信号端1/0，第二端与齐纳二极管ZD的阴极相连接。齐纳二极管ZD的阳极作为TVS器件的接地端GND。容性二极管组件包括彼此反向并联连接的第一二极管Dl和第二二极管D2。
[0035]与图1所示的现有技术不同，第一二极管Dl和第二二极管D2反向并联连接，形成容性二极管组件Cl。在容性二极管组件Cl中，第一二极管Dl的阳极和第二二极管D2的阴极共同连接至容性二极管组件Cl的第一端，第一二极管Dl的阴极和第二二极管D2的阳极共同连接至容性二极管组件Cl的第二端。容性二极管组件Cl利用二极管正向的低压降和低导通电阻的特性，从而实现超低电容双向整流的电特性。
[0036]在图2所示的TVS器件中，容性二极管组件Cl与齐纳二极管ZD串联连接。由于容性二极管组件Cl在两个方向上具有几乎相同的正向特性，因此，该容性二极管组件Cl可以作为无极性的电容。在TVS器件中，可以将容性二极管组件Cl的第一端和第二端的任意一个与齐纳二极管ZD的阴极相连接。如下文所述，容性二极管组件Cl的无极性特性是有利的，不仅兼容单向和双向TVS器件，而且可以简化制造工艺。
[0037]在单向TVS器件中，容性二极管组件Cl仅仅增加0.7V的导通压降，几乎不改变原TVS器件的电学特性。例如，将容性二极管组件Cl与一个正向电压0.8V、反向击穿电压20V、电容为20pF的齐纳二极管串联时，将得到一个正向电压1.5V，反向击穿电压20.7V，而电容仅有不到IpF的超低电容TVS器件。
[0038]在浪涌发生时，如果在信号端I/O和接地端GND之间承受正电压，则第一二极管Dl导通，齐纳二极管ZD承受反向电压。如果正电压的数值高于齐纳二极管ZD的击穿电压，则产生沿着第一二极管的正向和齐纳二极管的反向流动的电流，从而起到单向ESD防护的作用。
[0039]在图2所示的电路示意图中，容性二极管组件Cl与齐纳二极管ZD串联连接。在实际的产品中，可以将容性二极管组件Cl和齐纳二极管ZD集成在同一个半导体芯片上，或者分别形成在不同的半导体芯片上以形成单独的器件，只要按照图2所示连接二者即可。
[0040]如果容性二极管组件Cl和齐纳二极管ZD形成在不同的半导体芯片上，则可以更加灵活地分别优化二者的制造工艺，使得容性二极管组件Cl提供低电容值以提高TVS器件的瞬态响应速度，齐纳二极管提供高击穿电压以获得所需的保护电压级别。在分别形成容性二极管组件Cl和齐纳二极管ZD之后，可以采用键合线连接二者，并且封装在一个管壳内。
[0041]在图2所示的实施例中，容性二极管组件Cl的第二端与齐纳二极管的阴极连接。在替代的实施例中，由于容性二极管组件Cl无极性，容性二极管组件Cl的第二端可以与齐纳二极管的阳极连接。在该替代的实施例中，齐纳二极管的阴极作为瞬态电压抑制器的信号端1/0，容性二极管组件Cl的第一端作为瞬态电压抑制器的接地端GND。
[0042]图3示出在瞬态电压抑制器中使用的一种容性二极管组件的结构示意图。该容性二极管组件包括在半导体衬底上形成的两个反向并联的二极管。
[0043]如图3所示，在P++型半导体衬底101上形成N-型外延层103。外延层103的厚度例如大于2 μ m。P+型隔离区104从外延层103的表面穿过外延层103延伸至半导体衬底101中，从而在外延层103中限定第一二极管的第一有源区和第二二极管的第二有源区。隔离区104将第一有源区和第二有源区彼此隔开。相应地，隔离区104包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分。
[0044]P++型掺杂区110位于第一有源区，从外延层103表面延伸至外延层103中。例如，掺杂区110的掺杂浓度为大于1.0X 118Cm 3。N++掺杂区111位于第二有源区，从外延层103表面延伸至外延层103中。例如，掺杂区111的掺杂浓度为大于8.0X 119Cm 3。
[0045]绝缘层120位于外延层103上方。第一互连引线107和第二互连引线108例如由同一个金属层形成。第一互连引线107穿过绝缘层120到达外延层103和隔离区104的顶部表面，从而将二者彼此电连接。第二互连引线108穿过绝缘层120到达掺杂区110和111的顶部表面，从而将二者彼此电连接。第二互连引线108还用于与外部电路之间的电连接，例如作为信号端I/O。
[0046]在该实施例的容性二极管组件中，采用互连引线107将外延层103与隔离区104彼此短接，使得掺杂区110、外延层103、隔离区104和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。
[0047]在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和第二互连引线108反向并联连接。
[0048]该容性二极管组件包括反向并联的第一二极管和第二二极管，利用二极管正向的低压降和低导通电阻的特性实现超低电容双向整流的电特性。该容性二极管组件可以作为无极性的电容用于单向或双向TVS器件。
[0049]图4示出在瞬态电压抑制器中使用的另一种容性二极管组件的结构示意图。该容性二极管组件包括在半导体衬底上形成的两个反向并联的二极管。
[0050]如图4所示，在P++型半导体衬底101上形成N-型外延层103。外延层103的厚度例如大于2 μ m。P+型隔离区104从外延层103的表面穿过外延层103延伸至半导体衬底101中，从而在外延层103中限定第一二极管的第一有源区和第二二极管的第二有源区。隔离区104将第一有源区和第二有源区彼此隔开。相应地，隔离区104包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分。
[0051]P++型掺杂区110位于第一有源区，从外延层103表面延伸至外延层103中。例如，掺杂区110的掺杂浓度为大于1.0X 118Cm 3。N++掺杂区111位于第二有源区，从外延层103表面延伸至外延层103中。例如，掺杂区111的掺杂浓度为大于8.0X 119Cm 3。
[0052]绝缘层120位于外延层103上方。导电通道107穿过绝缘层120和外延层