专利名称：可抑制开关噪声的半导体器件、锁相环电路和电荷泵电路的制作方法
技术领域：
本发明涉及一种半导体器件、电荷泵电路和PLL电路，尤其涉及能够抑制开关噪声的半导体器件、电荷泵电路和锁相环电路。
由于这个原因，当开启信号分别输入到上升信号输入端10和下降信号输入端11时电流值是不同的，这一差别导致了错误信号的产生。
如图2所示，为解决上述问题，通常在恒流晶体管1的漏极和正电源VDD之间接入第一电容器6，在恒流晶体管1的漏极和负电源端VSS之间接入第二电容器7，在恒流晶体管4的漏极和正电源端VDD之间接入第三电容器8，在恒流晶体管4的漏极和负电源端VSS之间接入第四电容器9。
第一电容器6和第二电容器7用于保持开关晶体管2的漏极电压和源极电压基本相等，第三电容器8和第四电容器9用于保持开关晶体管3的漏极电压和源极电压基本相等。这里，所设计的第一电容器6至第四电容器9的电容值比恒流晶体管1和恒流晶体管4的漏极端12、13上的漏极寄生电容要大得多。
因此，当开启信号被分别输入到上升信号输入端10和下降信号输入端11时，能够减少漏极端12、13上的电压变化，从而能够抑制误差电流。
根据上述结构，需要几微微法或几十微微法这样比较大的电容，所带来的问题是电容要占据较大的面积。
还有，没有对引起开关噪声的开关晶体管2和开关晶体管3的寄生电容采取措施，从而没有抑制开关噪声。在上述结构中，开关电压从0到VDD，这个值很高。因此，这样高的电压给寄生电容充电带来了开关噪声。
另外，日本未决专利申请(JP-A-2000-49596)公开了一种在PLL电路中使用的电荷泵电路。该电荷泵电路通过使用电流镜电路，根据频率/相位比较器发出的上升信号发送或关断恒定电流，将恒流源产生的由含有模拟开关的开关电路控制接通或关断并且被电流镜复制的电流经过始终导通的模拟开关回馈给后一级环路滤波器；同样，根据下降信号发送或关断恒定电流，把由含有模拟开关的开关电路控制接通或关断并且被电流镜复制的电流回馈给后一级环路滤波器。
希望电荷泵能够抑制开关噪声。
希望电荷泵能够抑制噪声而不需要较大的面积。
本发明的另一个目的是提供一种不需要较大面积的、能够抑制开关噪声的半导体器件、电荷泵和PLL电路。
本发明的又一个目的是提供一种能够抑制开关噪声和补偿电流误差的半导体器件、电荷泵和PLL电路。
本发明还有一个目的是提供一种不需要较大面积的、能够抑制开关噪声和补偿电流误差的半导体器件、电荷泵和PLL电路。
为了实现本发明的一个方面，一种半导体器件包括第一和第二输出级晶体管，相互串联在第一电源和第二电源之间，用于产生作为推挽操作结果的输出信号；具有控制级的第一晶体管，连接在第一电源和第二电源之间，其控制极输入第一输入信号；第一恒流源，和第一晶体管串联在第一电源和第二电源之间；第一特定晶体管，与第一晶体管和第一恒流源串联在第一电源和第二电源之间，并作为电流镜连接到第一输出级晶体管；具有控制级的第二晶体管，连接在第一电源和第二电源之间，给其控制极输入第二输入信号；第二恒流源，和第二晶体管串联在第一电源和第二电源之间；以及第二特定晶体管，与第二晶体管和第二恒流源串联在第一电源和第二电源之间，并作为电流镜连接到第二输出级晶体管。
在这种情况下，该半导体器件进一步包括电流误差补偿电路，其根据输出信号和参考信号对在执行推挽操作时分别流经第一和第二输出级晶体管的电流误差进行补偿。
还是在这种情况下，上述第一晶体管和第二晶体管是MOS型晶体管。
为实现本发明的另一个方面，将电荷泵电路用于PPL(锁相环)电路，响应于从相位比较器发出的上升和下降指示信号产生一个输出信号，以根据输出信号，去驱动VCO(电压控制振荡器)。该电荷泵电路包括第一和第二输出级晶体管，相互串联在第一电源和第二电源之间，用于产生作为推挽操作结果的输出信号；具有控制级的第一晶体管，连接在第一电源和第二电源之间，从其控制极输入上升指示信号；第一恒流源，和第一晶体管串联在第一电源和第二电源之间；第一特定晶体管，与第一晶体管和第一恒流源一起串联在第一电源和第二电源之间，并作为电流镜连接到第一输出级晶体管；具有控制级的第二晶体管，连接在第一电源和第二电源之间，从其控制极输入下降指示信号的反相信号；第二恒流源，和第二晶体管串联在第一电源和第二电源之间；以及第二特定晶体管，其与第二晶体管和第二恒流源串联在第一电源和第二电源之间，并作为电流镜连接到第二输出级晶体管。
在这种情况下，电荷泵电路进一步包括电流误差补偿电路，用于根据输出信号和参考信号补偿在执行推挽操作时分别流经第一和第二输出级晶体管的电流误差。
还是在这种情况下，上述第一晶体管和第二晶体管是MOS型晶体管。
为了实现本发明的另一个方面，PLL(锁相环)电路包括相位比较器、VCO(电压控制振荡器)、以及电荷泵电路，电荷泵电路响应于从相位比较器发出的上升指示信号和下降指示信号产生输出信号，根据输出信号去驱动VCO。其中，电荷泵电路包括第一和第二输出级晶体管，相互串联在第一电源和第二电源之间，用于由推挽操作结果产生输出信号；第一晶体管，连接在第一电源和第二电源之间，从其控制极输入上升指示信号；第一恒流源，和第一晶体管串联在第一电源和第二电源之间；第一特定晶体管，与第一晶体管和第一恒流源串联在第一电源和第二电源之间，并作为电流镜连接到第一输出级晶体管；第二晶体管，连接在第一电源和第二电源之间，从其控制极输入下降指示信号的反相信号；第二恒流源，和第二晶体管串联在第一电源和第二电源之间；以及第二特定晶体管，与第二晶体管和第二恒流源串联在第一电源和第二电源之间，并作为电流镜与第二输出级晶体管连接。
在这种情况下，PLL电路进一步包括电流误差补偿电路，用于根据输出信号和参考信号补偿在执行推挽操作时分别流经第一和第二输出级晶体管的电流误差。
还是在这种情况下，上述第一晶体管和第二晶体管是MOS型晶体管。
为实现本发明的又一个方面，一种半导体器件包括第一和第二输出级晶体管，相互串联在第一电源和第二电源之间，以推挽操作结果产生第一输出信号；第三和第四输出级晶体管，相互串联在第一电源和第二电源之间，以推挽操作结果产生第二输出信号；导电类型相反的第一和第二差动晶体管对，它们的控制极分别和第一和第二输入端相连接；第一和第二恒流源，分别和第一和第二差动晶体管对连接；第一电流镜电路，连接在第一差动晶体管对和第一电源之间；第二电流镜电路，连接在第二差动晶体管对和第二电源之间；导电类型相反的第三和第四差动晶体管对，它们的控制极分别和第三和第四输入端相连接；第三和第四恒流源，分别和第三和第四差动晶体管对连接；第三电流镜电路，连接在第三差动晶体管对和第一电源之间；第四电流镜电路，连接在第四差动晶体管对和第二电源之间。这里，第一输出级晶体管包括在第一电流镜电路中，第二输出级晶体管包括在第四电流镜电路中，第三输出级晶体管包括在第三电流镜电路中，第四输出级晶体管包括在第二电流镜电路中。
在这种情况下，该半导体器件进一步包括电流误差补偿电路，用于根据输出信号和参考信号补偿在推挽操作时分别流经第一和第二输出级晶体管的电流误差。
为实现本发明的又一个方面，提供一种用于PLL(锁相环)电路的电荷泵电路，响应于从相位比较器发出的上升指示信号和下降指示信号产生第一输出信号和与第一输出信号反相的第二输出信号，根据第一输出信号和第二输出信号，去驱动VCO(电压控制振荡器)。该电荷泵电路包括第一和第二输出级晶体管，相互串联在第一电源和第二电源之间，以推挽操作结果产生第一输出信号；第三和第四输出级晶体管，相互串联在第一电源和第二电源之间，以推挽操作结果的第二输出信号；导电类型相反的第一和第二差放晶体管对，它们的控制极分别和输入有上升指示信号的和其反相信号(就是将下降指示信号反相后的信号)的第一和第二输入端相连接；第一和第二恒流源，分别和第一和第二差放晶体管对连接；第一电流镜电路连接在第一差动晶体管对和第一电源之间；第二电流镜电路连接在第二差动晶体管对和第二电源之间；导电类型相反的第三和第四差放晶体管对，它们的控制极分别和输入有下降指示信号和其反相信号(即将下降指示信号反相后得到的信号)的第三和第四输入端相连接；第三和第四恒流源，分别和第三和第四差放晶体管对连接；第三电流镜电路，连接在第三差动晶体管对和第一电源之间；第四电流镜电路，连接在第四差动晶体管对和第二电源之间。这里，第一输出级晶体管包括在第一电流镜电路中，第二输出级晶体管包括在第四电流镜电路中，第三输出级晶体管包括在第三电流镜电路中，第四输出级晶体管包括在第二电流镜电路中。
在这种情况下，电荷泵电路进一步包括电流误差补偿电路，用于补偿分别流经第一和第四镜电路的电流误差。
仍然是在这种情况下，电荷泵电路进一步包括分别和第一和第三恒流源并联的第五和第六恒流源。并且其中电流误差补偿电路根据设定信号和第一与第二输出信号之间平均值的信号指示之间的差值产生控制信号，并且第五和第六恒流源根据控制信号改变送到第一和第三差动晶体管对电流值。
为了实现本发明的另一个目的，PLL(锁相环)电路包括一个相位比较器；一个VCO(电压控制振荡器)；以及一个电荷泵电路，其响应于相位比较器发出的上升指示信号和下降指示信号，产生第一输出信号和第二输出信号(第一输出信号的反相信号)，根据第一和第二输出信号去驱动VCO。其中电荷泵电路包括第一和第二输出级晶体管，相互串联在第一电源和第二电源之间，以推挽操作结果产生第一输出信号；第三和第四输出级晶体管，相互串联在第一电源和第二电源之间，以推挽操作结果产生第二输出信号；导电类型相反的第一和第二差放晶体管对，它们的控制极分别和被送来上升指示信号和与上升指示信号相位相反的信号(就是将下降指示信号反相后的信号)的第一和第二输入端相连接；第一和第二恒流源，分别和第一和第二差放晶体管对连接；第一电流镜电路，连接在第一差动晶体管对和第一电源之间；第二电流镜电路，连接在第二差动晶体管对和第二电源之间；导电类型相反的第三和第四差放晶体管对，它们的控制极分别和第三和第四输入端相连接，第三和第四输入端分别输入下降指示信号和与下降指示信号相位相反的信号(即将下降指示信号反相后的信号)；第三和第四恒流源，分别和第三和第四差放晶体管对连接；第三电流镜电路，连接在第三差动晶体管对和第一电源之间；第四电流镜电路，连接在第四差动晶体管对和第二电源之间。其中，第一输出级晶体管包括在第一电流镜电路中，第二输出级晶体管包括在第四电流镜电路中，第三输出级晶体管包括在第三电流镜电路中，第四输出级晶体管包括在第二电流镜电路中。
仍然是为实现本发明的另一个目的，PLL电路进一步包括一个电流误差补偿电路，用于补偿分别流经第一和第四镜电路的电流误差。
在本发明中，为抑制开关噪声通过使用电流镜构成电荷泵电路。另外为了补偿在充电情况下的电流误差，使用了电流补偿电路。
来自相位比较器的UP、UPB、DOWN、DOWNB信号被输入到差动电路，电流镜电路构成差动电路的负载，所以流经负载的电流被输出到PLL的滤波器。
另外，差动电路的电流误差补偿端补偿上升和下降的电流误差，补偿电流误差的操作是用各滤波器的电容端电压的中间值和参考电压值(ref)进行比较，并将比较结果反馈到电荷泵(共模反馈)。
优选实施例的说明以下将参考附图
详细说明本发明实施例。
本实施例中的充电电路包括有MOS型晶体管，其根据从PLL(锁相环)电路的频率相位比较器发出的、锁定在输入信号相位的下降指示信号(DOWN)和上升指示信号(UP)经过环路滤波器驱动可变频率振荡器。
首先参考图3说明常规的典型PLL电路。
PLL电路100包括含有电阻和电容的第一或第二环路滤波器120、VCO(电压控制振荡器)130、分频电路140、频率相位检测电路150、电荷泵110等。
滤波器120起低通滤波器的作用，并产生作为控制电压的电容C2的端电压。
分频电路140根据分频比率对VCO 130的振荡信号进行分频，并将所产生的分频信号作为输出信号。
频率相位检测电路150检测输入信号和由分频电路140对VCO130的振荡信号的分频信号之间的频率和相位误差，并根据检测的误差产生上升指示信号(UP)和下降指示信号(DOWN)。
电荷泵110根据上升指示信号(UP)从电源VDD将一定的电流灌入环路滤波器120，并在电容C1、C2中堆积电荷。另外，电荷泵110根据下降指示信号(DOWN)从环路滤波器120泄放一定的电流，泄放累积在电容C1、C2中的电荷并灌入电荷泵110中。
在PLL电路100中，上述系列操作允许输入信号和输出信号中的相位和频率分量互相一致(同步状态)。
以下将参考图4和图5说明本实施例中的电荷泵电路。本实施例中的电荷泵电路被提供给PLL电路用于高速通信。
如图4所示，该电荷泵电路具有上升级部分K1和下降级部分K2。
如图5所示，从电荷泵电路的输出端C和输出端CB(输出端C的反相端)输出的输出信号通过PLL滤波器50输出到VCO。另外，PLL滤波器50是由电阻R和电容器CO组成的低通滤波器。
首先，参考图4说明电荷泵电路的上升级部分K1。
在上升级部分K1中，由N沟道型晶体管MN12、MN13构成的差动放大器和由P沟道型晶体管MP13、MP14构成的差动放大器并联连接。
N沟道型晶体管MN12、MN13构成差动放大器，N沟道型晶体管MN12、MN13的源极互相连接，N沟道型晶体管MN12的栅极和输入端(UP)A1连接，上升指令(UP)信号输入到输入端A1。N沟道型晶体管MN13的栅极和输入端(UPB)A2连接。上升指示(UP)信号的反相信号输入到输入端A2。
在构成恒流源的N沟道型晶体管MN10的源极和低电位侧的电源AVSS连接，其漏极和N沟道型晶体管MN12、MN13的源极连接在一起。用于恒流源的N沟道型晶体管MN10是吸取电流型的晶体管，有10μA的电流通过它。
P沟道型晶体管MP10、MP1构成电流镜电路，起差动放大器MN12、MN13的有源负载的作用。各P沟道型晶体管MP10、MP1的源极与高电位侧的电源AVDD连接。P沟道型晶体管MP1的栅极和N沟道型晶体管MN12的漏极连接、其漏极连接到输出端C。P沟道型晶体管MP10的漏极和N沟道型晶体管MN12的漏极连接，P沟道型晶体管MP10的漏极和栅极连接在一起。
P沟道型晶体管MP11的漏极和N沟道型晶体管MN13的漏极连接，其源极和高电位侧的电源AVDD连接。为使差动放大器MN12、MN13的负载完全相同，P沟道型晶体管MP11的性质和P沟道型晶体管MP10相同。
用于恒流源的N沟道型晶体管MN11的漏极和N沟道型晶体管MN12、MN13的源极连接，其源极和低电位侧的电源AVSS连接。用于恒流源的N沟道型晶体管MN11和图6中的N沟道型晶体管MN26构成电流镜电路。
P沟道型晶体管MP13、MP14构成差动放大器。P沟道型晶体管MP13、MP14的源极连接在一起，P沟道型晶体管MP13的栅极和输入端A1连接，P沟道型晶体管MP14的栅极和输入端A2连接。
用于恒流源的P沟道型晶体管MP12的源极和高电位侧的电源AVDD连接，其漏极和P沟道型晶体管MP13、MP14的源极共同连接在一起。有10μA的电流流经用于恒流源的P沟道型晶体管MP12。
构成电流镜电路的N沟道型晶体管MN15、MN2起差动放大器MP13、MP14的有源负载的作用。N沟道型晶体管MN15、MN2的各源极和低电位侧的电源AVSS连接。N沟道型晶体管MN2的栅极和P沟道型晶体管MP14的漏极连接，其漏极和输出端CB连接。N沟道型晶体管MN15的漏极和P沟道型晶体管MP14的漏极连接。N沟道型晶体管MN15的栅极和漏极连接在一起。
N沟道型晶体管MN14的漏极和P沟道型晶体管MP13的漏极连接，其源极和低电位侧的电源AVSS连接。为使差动放大器MP13、MP14的负载完全相同，使用的N沟道型晶体管MN14的性质和N沟道型晶体管MN15相同。
以下说明电荷泵电路的下降级部分K2。
在下降级部分K2中，包括N沟道型晶体管MN18、MN19的差动放大器和包括P沟道型晶体管MP18、MP19的差动放大器并联。
N沟道型晶体管MN18、MN19构成差动放大器，N沟道型晶体管MN18、MN19的源极互相连接，N沟道型晶体管MN18的栅极和输入端(DOWN)A3连接。下降指令(DOWN)信号输入到输入端A3。N沟道型晶体管MN19的栅极和输入端(DOWNB)A4连接。下降指令(DOWN)的反相信号输入到输入端A4。
用于恒流源的N沟道型晶体管MN16的源极和低电位侧的电源AVSS连接，其漏极和N沟道型晶体管MN18、MN19的源极连接在一起。用于恒流源的N沟道型晶体管MN16是吸取电流型的晶体管，有10μA的电流通过它。
P沟道型晶体管MP15、MP2构成电流镜电路，起差动放大器MN18、MN19的有源负载作用。各P沟道型晶体管MP15、MP2的源极与高电位侧的电源AVDD连接。P沟道型晶体管MP2的栅极和N沟道型晶体管MN18的漏极连接、其漏极连接到输出端CB。P沟道型晶体管MP15的漏极和N沟道型晶体管MN18的漏极连接，P沟道型晶体管MP15的漏极和栅极连接在一起。
P沟道型晶体管MP16的源极和高电位侧的电源AVDD连接，其漏极和N沟道型晶体管MN19的漏极连接。为使差动放大器MN18、MN19的负载完全相同，使用的P沟道型晶体管MP16的性质和P沟道型晶体管MP15相同。
用于恒流源的N沟道型晶体管MN17的源极和低电位侧的电源AVSS连接，其漏极和N沟道型晶体管MN18、MN19的源极连接。用于恒流源的N沟道型晶体管MN17和图6中的N沟道型晶体管MN26构成电流镜电路。
P沟道型晶体管MP18、MP19构成差动放大器。P沟道型晶体管MP18、MP19的源极连接在一起，P沟道型晶体管MP18的栅极和输入端A3连接，P沟道型晶体管MP19的栅极和输入端A4连接。
用于恒流源的P沟道型晶体管MP17的源极和高电位侧的电源AVDD连接，其漏极和P沟道型晶体管MP18、MP19的源极共同连接在一起。有10μA的电流流经用于恒流源的P沟道型晶体管MP17。
构成电流镜电路的N沟道型晶体管MN21、MN1起差动放大器MP18、MP19的有源负载的作用。N沟道型晶体管MN21、MN1的各源极和低电位侧的电源AVSS连接。N沟道型晶体管MN1的栅极和P沟道型晶体管MP19的漏极连接，其漏极和输出端C连接。N沟道型晶体管MN21的漏极和P沟道型晶体管MP19的漏极连接。N沟道型晶体管MN21的栅极和漏极连接在一起。
N沟道型晶体管MN20的源极和低电位侧的电源AVSS连接，其漏极和P沟道型晶体管MP18的漏极连接，为使差动放大器MP18、MP19的负载完全相同，使用的N沟道型晶体管MN20其性质和N沟道型晶体管MN21相同。
另外，电流从输入端A0流向电荷泵电路。对于各恒流源，在输入端A0、用于恒流源的N沟道型晶体管MN10、用于恒流源的P沟道型晶体管MP12、用于恒流源的N沟道型晶体管MN16、用于恒流源的P沟道型晶体管MP17之间的电路(组)允许MN10、MP12、MN16、MP17流过的电流值(恒定电流值)为设定的10μA。
以下说明本发明的操作。
电流镜电路MP10、MP1的接入取代了差动放大器MN12、MN13的负载电阻，电流镜使晶体管MP1的漏极电流IdP1等于晶体管MP10的漏极电流IdP10。
电流镜电路MN15、MN2的接入取代了差动放大器MP13、MP14的负载电阻，电流镜使晶体管MN2的漏极电流IdN2等于晶体管MN15的漏极电流IdN15。
电流镜电路MP15、MP2的接入取代了差动放大器MN18、MN19的负载电阻，电流镜使晶体管MP2的漏极电流IdP2等于晶体管MP15的漏极电流IdP15。
电流镜电路MN21、MN1的接入取代了差动放大器MP18、MP19的负载电阻，电流镜使晶体管MN1的漏极电流IdN1等于晶体管MN21的漏极电流IdN21。
首先说明当施加给输入端(UP)A1的电压高于输入端(UPB)A2电压的情况。这时施加给输入端(DOWN)A3的电压低于输入端(DOWNB)的电压。
当输入端(UP)A1输入高电压信号时，使得N沟道型晶体管MN12的栅极电压较高。因此，有10μA的电流从高电位一侧的电源AVDD流入P沟道型晶体管MP10、N沟道型晶体管MN12和用于恒流源的N沟道型晶体管MN10。这时，电流镜使得P沟道型晶体管MP1的漏极电流IdP1等于P沟道型晶体管MP10的漏极电流Id10为10μA。
当输入端(UP)A1输入高电压信号时，输入端(UPB)A2输入和该高电压信号反相的低电压信号。这样使得N沟道型晶体管MN13的栅极电压较低。因此，基本上没有电流从高电位一侧的电源AVDD流入P沟道型晶体管MP11和N沟道型晶体管MN13。
当输入端(UP)A1输入高电压信号时，使P沟道型晶体管MP13的栅极电位较高，因此，电流基本不流入P沟道型晶体管MP13和N沟道型晶体管MN14。
当输入端(UP)A1输入高电压信号时，输入端(UPB)A2输入和该高电压信号反相的低电压信号，这样使得P沟道型晶体管MP14的栅极电压较低。因此，10μA电流从高电位一侧的电源AVDD流入用于恒流源的P沟道型晶体管MP12、P沟道型晶体管MP14和N沟道型晶体管MN15。这时，电流镜使N沟道型晶体管MN12的漏极电流IdN2和N沟道型晶体管MN15的漏极电流IdN15等于10μA。
当输入端(DOWN)A3输入低电压信号时，使N沟道型晶体管MN18的栅极电位较低。因此，基本上没有电流从高电位一侧的电源AVDD流入P沟道型晶体管MP15、N沟道型晶体管MN18和用于恒流源的N沟道型晶体管MN16，这时，电流镜使P沟道型晶体管MP2的漏极电流IdP2和P沟道型晶体管MP15的漏极电流IdP15基本等于0μA。
当输入端(DOWN)A3输入低电压信号时，输入端(DOWNB)A4输入和该低电压信号反相的高电压信号，这样使得N沟道型晶体管MN19的栅极电压较高。因此，10μA电流从高电位一侧的电源AVDD流入P沟道型晶体管MP16、N沟道型晶体管MN19和用于恒流源的N沟道型晶体管MN16。
当输入端(DOWN)A3输入低电压信号时，使P沟道型晶体管MP18的栅极电压较低。因此，10μA电流从高电位一侧的电源AVDD流入用于恒流源的P沟道型晶体管MP17、P沟道型晶体管MP18和N沟道型晶体管MN20。
当输入端(DOWN)A3输入低电压信号时，输入端(DOWNB)A4输入和该低电压信号反相的高电压信号，这样使得P沟道型晶体管MP19的栅极电压较高。因此，基本没有电流流入P沟道型晶体管MP19和N沟道型晶体管MN21。这时，电流镜使N沟道型晶体管MN1的漏极电流IdN1等于N沟道型晶体管MN21的漏极电流Id21，基本为0μA。
根据上述说明，当输入端(UP)A1的输入电压比输入端(UPB)A2的输入电压高、且输入端(DOWN)A3的输入电压比输入端(DOWNB)A4的输入电压低时，执行下列操作。
10μA的P沟道型晶体管MP1的漏极电流IdP1从高电位一侧的电源AVDD流入输出端C。这时，从输出端C经N沟道型晶体管MN1流入低电位一侧的电源AVSS的电流处于切断状态(漏极电流IdN1非常小)。这样，从高电位一侧的电源AVDD流入P沟道型晶体管MP1的电流流入输出端C，因此，输出端C电位上升。
另外，10μA的N沟道型晶体管MN2的漏极电流IdN2从输出端CB经过N沟道型晶体管MN2流入低电位一侧的电源AVSS，这时从高电位一侧的电源AVDD经过P沟道型晶体管MP2流入输出端CB的电路基本上被切断(漏极电流IdP2非常小)。这样，从输出端CB经过N沟道型晶体管MN2流入低电位一侧的电源AVSS的10μA电流使输出端CB的电位降低。
以下将说明当输入端(UP)A1的输入电压低于输入端(UPB)A2的输入电压时的情况。这时，输入到输入端(DOWN)A3的电压高于输入端(DOWNB)A4的电压。
当输入端(UP)A1输入低电压信号时，使N沟道型晶体管MN12栅极电压较低。这样，电流基本不从高电位一侧的电源AVDD流入P沟道型晶体管MP10、N沟道型晶体管MN12和用于电流源的N沟道型晶体管MN10。这时电流镜使得P沟道型晶体管MP1的漏极电流IdP1和P沟道型晶体管MP10的漏极电流Id10基本等于0μA。
当输入端(UP)A1输入低电压信号时，与其低电压信号反相的高电压信号输入给输入端(UPB)A2，这样使得N沟道型晶体管MN13栅极电压较高。因此，有10μA电流从高电位一侧的电源AVDD流入P沟道型晶体管MP11、N沟道型晶体管MN13和用于恒流源的N沟道型晶体管MN10。
当输入端(UP)A1输入低电压信号时，使得P沟道型晶体管MP13的栅极电压较低，因此，有10μA电流从高电位一侧的电源AVDD流入用于恒流源的P沟道型晶体管MP12、P沟道型晶体管MP13和N沟道型晶体管MN14。
当输入端(UP)A1输入低电压信号时，与其低电压信号反相的高电压信号输入到输入端(UPB)A2，这样使得P沟道型晶体管MP14的栅极电压较高。因此，基本没有电流流入P沟道型晶体管MP14和N沟道型晶体管MN15。这时电流镜使得N沟道型晶体管MN2的漏极电流IdN2和N沟道型晶体管MN15的漏极电流IdN15基本等于0μA。
当输入端(DOWN)A3输入高电压信号时，使N沟道型晶体管MN18的栅极电压较高。因此，有10μA电流从高电位一侧的电源AVDD流入P沟道型晶体管MP15、N沟道型晶体管MN18和用于恒流源的N沟道型晶体管MN16。这时电流镜使得P沟道型晶体管MP2的漏极电流IdP2和P沟道型晶体管MP15的漏极电流IdP15等于10μA。
当输入端(DOWN)A3输入高电压信号时，与其高电压信号反相的低电压信号输入给输入端(DOWNB)A4。这样使得N沟道型晶体管MN19的栅极电压较低。因此，基本没有电流从高电位一侧的电源AVDD流入P沟道型晶体管MP16和N沟道型晶体管MN19。
当输入端(DOWN)A3输入高电压信号时，使P沟道型晶体管MP18的栅极电压较高。因此，基本没有电流流入P沟道型晶体管MP18和N沟道型晶体管MN20。
当输入端(DOWN)A3输入高电压信号时，与其高电压信号反相的低电压信号输入给输入端(DOWNB)A4。这样使得P沟道型晶体管MP19的栅极电压较低。因此，有10μA电流从高电位一侧的电源AVDD流入用于恒流源的P沟道型晶体管MP17、P沟道型晶体管MP19和N沟道型晶体管MN21。这时电流镜使得N沟道型晶体管MN1的漏极电流IdN1和N沟道型晶体管MN21的漏极电流Id21等于10μA。
根据上述说明，当比输入端(UPB)A2的输入电压低的输入电压加载到输入端(UP)A1、且比输入端(DOWNB)A4的输入电压高的输入电压加载到输入端(DOWN)A3时，执行下列操作。
P沟道型晶体管MP2的10μA漏极电流IdP2从高电位一侧的电源AVDD流入输出端CB。这时，从输出端CB经N沟道型晶体管MN2流入低电位一侧电源AVSS的电流处于切断状态(漏极电流IdN2非常小)。这样，从高电位一侧的电源AVDD流入P沟道型晶体管MP1的电流流入输出端CB，因此，输出端CB电位上升。
另外，10μA的N沟道型晶体管MN1的漏极电流IdN1从输出端C经过N沟道型晶体管MN1流入低电位一侧的电源AVSS，这时从高电位一侧的电源AVDD经过P沟道型晶体管MP1流入输出端C的电流基本上被切断(漏极电流IdP1非常小)。这样，从输出端C经过N沟道型晶体管MN1流入低电位一侧的电源AVSS的10μA电流使输出端C的电位降低。
一般情况下，当UP信号和DOWN信号从相位比较器输入到开关晶体管时的开关电压是0到VDD这样的高电位。因此，在寄生电容中充电的高电压带来开关噪声。
反之，在本实施例中，由电流镜相电路构成差动放大器的负载。因此能够将0到VDD之间的开关电压的变化转换成小电流的变化(本实施例中为0到10μA)。该小电流从输出端C和CB输出到PLL滤波器50。这时，构成电流镜相电路的晶体管(MP1、MP2、MN1和MN2)的栅极电位的变化为500mV(在电源为3.3v的情况下)。这样，栅极电位的幅度等于或小于常规电路的1/6。因此，开关噪声也能够降低到比常规电路的噪声小得多的程度。
以下将参考图4至图6说明电流误差补偿电路(共模反馈电路)。
电流误差补偿电路60和上述电荷泵电路连接(图4)。
如上所述，把输出信号送到输出端C的输出级由P沟道晶体管MP1和N沟道晶体管MN1组成的推挽晶体管构成。同样把输出信号送到输出端CB的输出级由P沟道晶体管MP2和N沟道晶体管MN2组成的推挽晶体管构成。
在推挽对管中，由于常规晶体管的典型特性，使得N沟道晶体管MN1、MN2降低(下拉)输出端C、CB电位的力要比P沟道晶体管MP1和P沟道晶体管MP2提高(上推)输出端C、CB电位的力大得多。
由于这个原因，可能存在这种情况，即从推挽对管输出的输出信号C、CB的电位(平均值)逐渐降低，从而停止VCO的振荡。
所以，在本实施例中安装了电流误差补偿电路60，以保持输出端C、CB的电位平均值为设定值。如图5所示，信号CQ1、CQ2的电位平均值和参考电压ref输入到差动放大器61，将这些输入信号之间的差值信号送到电流误差补偿输入端CMFBIN(参考图4)。
这里，当输出信号C输入到PLL滤波器50时，信号CQ1的电压(电容端电压)为通过PLL滤波器50的电阻上的电压降。
同样，当输出信号CB输入到PLL滤波器50时，信号CQ2的电压(电容端电压)为通过PLL滤波器50的电阻上的电压降。
以下将参考图6说明电流误差补偿电路60的详细电路结构。
在图4、图5中，将电流误差补偿电路60的输出端CMFBOUT输出的信号输入到电流误差补偿输入端CMFBIN。
差动放大器61由P沟道型晶体管MP23、MP24、MP27和MP28构成。信号CQ1输入到P沟道型晶体管MP23的栅极，信号CQ2输入到P沟道型晶体管MP28的栅极，将参考电压ref提供给各P沟道型晶体管MP24、MP27的栅极。
用于恒流源的P沟道型晶体管MP21的漏极和各P沟道型晶体管MP23、MP24的源极连接，用于恒流源的P沟道型晶体管MP21的源极与高电位一侧的电源AVDD连接。
用于恒流源的P沟道型晶体管MP25的漏极和各P沟道型晶体管MP27、MP28的源极连接，用于恒流源的P沟道型晶体管MP25的源极与高电位一侧的电源AVDD连接。
在节点NR处分别通过电阻R21和电阻R22对高电位一侧的电源AVDD和低电位一侧的电源AVSS之间的电压进行分压来设置参考电压。
以下将说明电流补偿电路60的操作过程。
在差动放大器61中，将各信号CQ1、CQ2的电位和参考电压ref进行比较，并将以这个差值为基础的信号输出到输出端CMFBOUT。
将输出端CMFBOUT输出的信号输入到电流误差补偿输入端CMFBIN，从而控制了用于恒流源的N沟道型晶体管MN11和用于恒流源的N沟道型晶体管MN17的栅极电压。因此，流经各用于恒流源的N沟道型晶体管MN11和用于恒流源的N沟道型晶体管MN17的电流值上升或下降。
如上所述，此处用于恒流源的N沟道型晶体管MN11、N沟道型晶体管MN17和电流误差补偿电路60的N沟道型晶体管MN26组成电流镜电路。
用于恒流源的N沟道型晶体管MN11和用于恒流源的N沟道型晶体管MN17分别与用于恒流源的N沟道型晶体管MN10和用于恒流源的N沟道型晶体管MN16并联，因此输入到电流误差补偿输入端CMFBIN的信号控制了流经差动放大对管(MN12、MN13、MN18、MN19)的电流值。
如上所述，电流误差补偿电路60执行同相信号反馈控制(CMFB)，所以信号CQ1、CQ2的电位和参考电压ref相同，因此不必担心VCO的振荡停止。
另外，电流误差补偿电路不仅对上述推挽晶体管的性质进行补偿，对温度也有补偿作用。
根据本实施例，从上述说明可以得到以下结果。
电荷泵中开关噪声的大幅度降低抑制了由开关噪声引起的抖动。
由于流入电荷泵的电流等于差动电流，所以永远不会引入常规电荷泵中产生的残留电流，这样能够抑制由残留电流导致的抖动。
当切换MOS晶体管时由寄生电容引起的送到电荷泵的电流峰值数量被降低，结果抑制了开关噪声。
在VCO差动控制情况下电流误差补偿很麻烦，而电荷泵的电流误差补偿能够容易地执行。这样仅使用芯片内的电容差就能够获得稳定的差动控制型PLL。
根据本发明，开关噪声得到了控制。
权利要求
1.一种半导体器件，包括第一和第二输出级晶体管(MP1、MN1)，相互串联在第一电源(AVDD)和第二电源(AVSS)之间，将推挽操作的结果作为产生的输出信号(C)；具有一控制极的第一晶体管(MN12)，接在所述第一电源(AVDD)和所述第二电源(AVSS)之间，第一输入信号(UP)输入到所述控制极；第一恒流源(MN10)，和所述第一晶体管(MN12)串联在所述第一电源(AVDD)和所述第二电源(AVSS)之间；第一特定晶体管(MP10)，和所述第一晶体管(MN12)和所述第一恒流源(MN10)串联在所述第一电源(AVDD)和所述第二电源(AVSS)之间，并且作为电流镜和所述第一输出级晶体管(MP1)连接；具有一控制极的第二晶体管(MP19)，接在所述第一电源(AVDD)和所述第二电源(AVSS)之间，第二输入信号(DOWNB)输入到所述控制极；第二恒流源(MP17)，和所述第二晶体管(MP19)串联在所述第一电源(AVDD)和所述第二电源(AVSS)之间；第二特定晶体管(MN21)，和所述第二晶体管(MP19)及所述第一恒流源(MN10)串联在所述第一电源(AVDD)和所述第二电源(AVSS)之间，并且作为电流镜与所述第二输出级晶体管(MN1)连接。
2.根据权利要求1所述的半导体器件，还包括电流误差补偿电路(60)，根据所述输出信号(C)和参考信号(ref)，对执行推挽操作时分别流经所述第一和第二输出级的晶体管(MP1、MN1)的电流误差进行补偿。
3.根据权利要求1或2所述的半导体器件，其特征在于所述第一晶体管(MN12)和所述第二晶体管(MP19)是MOS型晶体管。
全文摘要
一种半导体器件包括:串联在第一电源(AVDD)和第二电源(AVSS)之间的第一和第二输出级晶体管(MP1、MN1),由推挽操作的结果产生输出信号;接在第一电源(AVDD)和第二电源(AVSS)间的第一晶体管(MN12);与第一晶体管(MN12)串联的第一恒流源(MN10);与第一晶体管(MN12)和第一恒流源(MN10)串联的第一特定晶体管(MP10),其作为电流镜和第一输出级晶体管(MP1)连接;接在第一电源(AVDD)和第二电源(AVSS)间的第二晶体管(MP19),其控制极输入第二输入信号(DOWNB);与第二晶体管(MP19)串联的第二恒流源(MP17);与第二晶体管(MP19)和第一恒流源(MN10)串联的第二特定晶体管(MN21),作为电流镜与第二输出级晶体管(MN1)连接。
文档编号H03L7/16GK1338822SQ01123710
公开日2002年3月6日 申请日期2001年7月27日 优先权日2000年7月28日
发明者早田征明 申请人:日本电气株式会社