专利名称：能控制半导体存储装置中的数据有效窗口的数据输出缓冲器的制作方法
技术领域：
本发明是关于半导体内存装置上的数据输出缓冲器，更具体言之，是关于能调整半导体内存装置上的数具有效窗口的数据输出缓冲器。
背景技术：
在外部与芯片连接的各类负载，包括输出垫(output pad)、离芯片(off-chip)负载、及测定装置等，总计约达50PF。因此，需要一特别设计的缓冲器，亦称为输出驱动器，而非传统的缓冲器来驱动这些高负载第一图是为示出关联技术的数据输出缓冲器电路的电路图。第2图是为示出采用第一图的输出缓冲器的双数据率(double data rateDDR)同步动态随机存取内存(SDRAM)上对读取命令时的数据输出脉冲的时序图(timing diagram)。
参照第一图，关联技术的数据输出缓冲器电路包括用于保持’NETUP1’及’NETDN1’信号的闩锁10，前述信号是为芯片内的数据控制电路的输出数据；用于输出放大后的数据的数据输出驱动器30；及用于驱动数据输出驱动器30的数据输出前置驱动器20。
另外一方面，上述的’NETUP1’及’NETDN1’信号能分别被视为上拉及下拉控制信号。’NETUP1’及’NETDN1’由于反相器INV而相互有不同的逻辑值。’NETDN1’及’NETDN2’具有相同的逻辑值。
下面将参照第2图说明具有上述组成的输出缓冲器电路的动作。
如第2图所示，当参照外部时脉输入CLK发出DRAM读取命令时在经CAS处理延迟(1atency)后利用数据输出缓冲器电路输出数据。
在未输出数据时，’NETUP2’节点(node)维持’逻辑高’(以下简称为H)，亦即电源电压等级VDD，而’NETDN2’节点维持’逻辑低’(以下简称为L)，亦即接地电压等级VSS，以使PMOS晶体管30a及NMOS晶体管30b两者失能(disable)，进而使输出DQ保持在高阻抗状态(以下简称为Hi-z)。这时，Hi-z是对应电源电压等级的一半，亦即’VDD/2’等级。在此期间，数据控制电路输出逻辑L至’NETUP1’及’NETDN1’两者。
当欲使输出DQ成为逻辑H时数据控制电路则对’NETUP1’及’NETDN1’分别设定逻辑H及L以设定’NETDN2’及’NETDN2’两者为逻辑L。当欲使输出DQ成为逻辑L时数据控制电路则对’NETUP1’及’NETDN1’分别设定逻辑L及H以设定’NETUP2’及’NETDN2’两者为逻辑H。
另一方面，如第2图所示，当利用读取命令输出数据时从Hi-z开始，第一数据输出D0是比后续的数据D1、D2及D3早输出。具体言之，参照外部时脉CLK早输出的第一数据输出D0这件事能在高速接口上造成错误。
第3图是为示出采用关联技术的输出缓冲器电路的DDR SDRAM的读取动作的AC时序的时序图。
参照第3图，事实上DDR SDRAM的读取动作，在是统公司的数据规范上，不易符合’tLz’规范，根据CLK的数据输出阻抗时间。
如上面说明，在关联技术的输出缓冲器电路上第一数据输出早输出的这项事实导致难于满足’tLz’规范，亦即+/-700ps。为要解决此问题，亦即符合’tLz’规范，曾尝试将数据输出缓冲器的输出参考外部时脉CLK朝正向延迟一任意时间，但导致不易满足偏差(skew)规范’tAc’，根据CLK的数据输出存取时间，亦即+/-700ps，之另一项难题。
发明内容
本发明的主要目的是克服上述的问题，提供一种能防止在数据输出动作期间因第一输出数据的早输出所造成的扩大数具有效窗口的现象的数据输出缓冲器。
为了达成此项目的，本发明提供一种在半导体内存装置上的数据输出缓冲器电路，其包括用于接收上拉及下拉控制信号及以对应于自存储器单元读出的数据的电压等级驱动数据输出端子的驱动部；及用于供给控制信号至驱动部以延迟读出的数据一指定的延迟时间，并使驱动部的输出在该指定的延迟时间期间内保持Hi-z的控制部。
另外，为了达成此目的，本发明提供一种在半导体内存装置上的数据输出缓冲器电路，其包括用于保持对应自存储器单元读出的数据的上拉及下拉控制信号的闩锁部(latch part)；用于放大并输出闩锁部的输出的数据输出驱动器；及用于供给控制信号至闩锁部以延迟读出数据的第一输出一指定的延迟时间并使数据输出驱动器的输出在该延迟时间期间内保持Hi-z的控制部。
于关联的技术上，早出现的第一数据输出导致’tLz’规范上的误差。于第一图的电路上，能在输出第一数据时立即对NETUP2及NETDN2分别设定逻辑H及L达一指定的时间而将前述误差予以校正。
利用此理由，本发明利用延迟外部读取命令以产生数据输出允许信号(data out enable signal)及仅当信号为延迟H时才允许输出内部数据，利用此防止产生第一数据的扩大数具有效窗口的现象。
本发明的上述目的及特征是参照下述附图对较佳实施例的叙述而变成清楚，这些附图中第1图是为示出关联技术的数据输出缓冲器电路的电路图；第2图是为示出对采用第一图的数据输出缓冲器电路的DDR SDRAM下达读取命令时的数据输出脉冲的时序图；第3图是为示出采用关联技术的数据输出缓冲器电路的DDR SDRAM的读出动作的AC时序的时序图；第4图是为示出本发明的实施例的能调整数据窗口的数据输出缓冲器的电路图；及第5图是为示出采用第4图的数据输出缓冲器电路的DDR SDRAM的读取动作的AC时序的时序图。
主要部分的代表符号说明100控制部101，102 单元延迟子部件111，112 单元延迟子部件120切换子部件121反相器200驱动部210闩锁子部件220数据输出前置驱动器230数据输出驱动器具体实施方式
下面将参照附图详细说明本发明的较佳实施例。第4图是为示出本发明之一个实施例的一种能调整数据窗口的输出缓冲器，第5图是为示出采用第4图的输出缓冲器电路的DDR SDRAM的读取动作的AC时序的时序图。
为了利用减少’tLs’时间以克服上述的问题，本发明的一个实施例包含用于保持输出缓冲器的输出的Hi-z，亦即VDD/2电压等级，的电路。当半导体内存装置产生读取命令时本发明的数据输出缓冲器电路则利用这些读取命令产生数据输出允许(以下称DOE)信号。换言之，此DOE信号是在收到读取命令后对输出数据字节(output data burst)长度维持逻辑H，而在收到读取命令之前则维持逻辑L。
被延迟一指定时间期间的DOE_DELAY信号及其的补偿的DOEB_DELAY是被具有细调能力并决定是否允许芯片的内部数据输入闩锁部，的延迟部所产生。
参照第4图，本发明的数据输出缓冲器电路包括驱动部200及控制部100。驱动部200接收上拉及下拉控制信号IN1及IN2，及以对应自存储器单元读出的数据的电压等级驱动数据输出端子。控制部100供给驱动部200 DOE_DELAY控制信号，此控制信号则将自存储器单元读出的第一输出数据延迟一指定的时间期间，以在指定的时间期间内维持驱动部的输出的Hi-z。
这时，两个输入信号IN1及IN2是分别被称为上拉及下拉控制信号。于驱动驱动部200的端子上，IN1信号的逻辑H值将DQ上拉至逻辑H；IN2信号的逻辑L值下拉DQ至逻辑L；及IN1和IN2信号同时为L值则维持DQ的Hi-z。
现举一例，上拉及下拉控制信号，IN1及IN2能被视为被数据控制电路(未图标)所提供的信号，用于输出自存储器单元读出的数据。此数据控制电路是用提供数据输出缓冲器经半导体内存置的管路式闩锁((pipe latch)送来的数据，并依自存储器单元读出的数据产生两输入信号IN1及IN2以读出的数据为逻辑H时则设定逻辑H至DQ。
因此，如果是DDR SDRAM的情形时，此数据控制电路可谓包含分别对应且与时脉的上升及下降缘同步的两个差动放大器(differentialamplifier)，每个差动放大器具有两个输出信号。
控制部100的任务是延迟输出自存储器单元读出的第一数据以利用细调DOE信号以满足’tLz’规范，根据CLK的数据输出阻抗时间。DOE信号在DQ，驱动部200的输出，被要求维持Hi-z时的期间是保持逻辑H，而在读出数据输出时间期间是保持逻辑L。
另外，控制部100包含延迟子部件110及切换子部件120。延迟子部件110利用延迟DOE信号以产生DOE_DELAY信号以满足’tLz’规范。切换子部件120利用切换输入至驱动部200的输入端子NETUP1及NETDN1以控制DQ的动作。驱动部200的输入端子能响应DOE_DELAY信号自用于维持DQ的Hi-z，亦即，皆为逻辑L，之延迟子部件110取入逻辑值，或自用于使DQ值依信号IN1及IN2变化的其它输入信号IN1及IN2取入逻辑值。
延迟子部件110是由一串的反相器所组成，两个反相器是为最小的单元延迟。延迟子部件110包含至少两个单元延迟子部件111及112，能利用改变延迟子部件111及112的阶数以控制延迟量。
两个串联连接的单元延迟子部件111、112有两个输出2-阶延迟输出’out2’及4-阶延迟输出’out1’。此时，DOE_DELAY信号是利用延迟DOE信号而产生以细调’tLz’时间，根据CLK/CLKB的数据输出存取时间，且2-阶反相器的延迟时间一般是小于或等于100ps。
切换子部件120包含用于反相器输入的DOE_DELAY信号以产生输出的补偿信号DOEB_DELAY信号的反相器；以DOEB_DELAY信号为闸极输入的切换晶体管N1，其之一侧是接至接地电压端子VSS，另一侧是共同地接至驱动部200的两个输入端子NETUP1及NETDN1。本实施例，用为说明，切换晶体管N1是使用NMOS晶体管。
另外一方面，虽然切换晶体管N1是共同地连接至驱动部200，更具体言的是闩锁子部件210，的两个输入端子，如第4图所示，但切换晶体管N1也能以DOEB_DELAY信号作为共同闸极输入，其一侧接至接地电压端子VSS，另一侧分开地接至闩锁子部件210的不同输入端子。
驱动部200包含闩锁子部件210、反相器INV，数据输出前置驱动器220、及数据输出驱动器230。闩锁子部件210是保持来自数据控制电路的两个输入信号IN1及IN2并经数据输出驱动器230输出从存储器单元读出的数据。反相器INV对应NETUP1节点，执行闩锁子部件210的两个输出信号的补偿运算。数据输出前置驱动器220从闩锁子部件210输入补偿及非补偿数据，并驱动数据输出驱动器230。数据输出驱动器230放大从数据输出前置驱动器220送来的数据及输出放大后的数据。闩锁子部件210包含第一闩锁子部件211及第二闩锁子部件212。位在NETUP1节点与反相器INV之间的第一闩锁子部件211是由两个交叉耦合的反相器所组成，其耦合的方式为此两反相器之一的输出是接至一另一反相器的输入。位在NETDN1节点与数据输出前置驱动器220之间的第二闩锁子部件212是由双个交叉耦合的反相器所组成，其耦合的方式为两反相器之一的输出是接至另一反相器的输入。
如前述，本发明，DOE_DELAY信号是利用延迟外部读取命令所产生的DOE信号而获得。内部数据只有当DOE_DELAY信号是逻辑H时才能输出至外部，利用此能防止第一数据输出的扩大数具有效窗口的现象。此时，能利用改变单元延迟子部件110或102内的反相器之数，亦即阶数，以调整延迟量。
另外一方面，除了改变反相器的数外，也能视需要在半导体制程上改变最上层的金属以调整延迟量。
虽然本文说明位在NETUP1节点与反相器INV之间的闩锁子部件210是使用两个交叉耦合的反相器，但也能由利用包含正反器(flip-flop)的各种组合所组成。
下面将参照第5图详细说明具有上述结构的本发明的输出缓冲器电路的动作。
延迟的DOE信号是以两种型式的信号输出DOE_DELAY及DOEB_DELAY。在当数据输出缓冲器被要求维持Hi-z期间，DOEB_DELAY信号需逻辑H；换言之，DOE_DELAY信号需逻辑L。
如果DOE_DELAY信号是逻辑H时DOEB_DELAY信号则是逻辑L，而NMOS晶体管N1则截断。这使NETDN1及NETDN1具有输入信号IN1及IN2的等级，进而输出缓冲器依下表1动作。
表1
如果DOE_DELAY信号是逻辑L时DOEB_DELAY信号则是逻辑H，而NMOS晶体管N1则导通。这使NETUP1及NETDN1成逻辑L。
如果NETUP1及NETDN1是逻辑L，NETUP2是逻辑H，NETDN2是逻辑L时则P1及N2皆导通。因此，DQ保持Hi-z。
如前述，须维持DQ的此高阻状状态以满足’tLz’规范。因此，利用改变单元延迟子部件111及112的阶数以调整DQ的高阻抗时间间隔，接着利用使DOE_DELAY信号成为逻辑H，从而响应输入信号IN1及IN2而输出DQ。
下文将参照表1说明输出缓冲器电路的动作。
如上述，俟经过第一数据输出的指定延迟量后，当自存储器单元读出的数据是逻辑H时从外部控制电路输入NETUP1及NETDN1的上拉及下拉控制信号IN1及IN2则分别为逻辑H及逻辑L。在此期间，因NETUP2及NETDN2皆为逻辑L，故N2截断，而P1导通。因此，VDD等级，亦即逻辑H是利用DQ输出。
当从存储器单元读出的数据是逻辑L时从外部控制电路输入NETUP1及NETDN1节点的上拉及下拉控制信号IN1及IN2则分别为逻辑L及逻辑H。在此期间，因NETUP2及NETDN2两者皆为逻辑H，故N2导通，而P1截断。因此，VSS等级，亦即逻辑L，是利用DQ输出。
另外一方面，需要对NETUP1及NETDN1两者设定逻辑L，以维持DQ的Hi-z。如果NETUP1及NETDN1节点皆为逻辑H时则DQ的输出不成立，亦即，不存在这种情况。
结果，利用延迟DOE信号以产生DOE_DELAY信号，如第5图的粗箭头所示第一数据输出的输出时间能被细调。
本实施例，如上述，维持数据的Hi-z，DOE信号须为逻辑L，而输出数据，则DOE信号须为逻辑H。如果切换子部件120上的NMOS晶体管N1换成PMOS晶体管时则使用相反的逻辑值能获得相同的动作。
因此，本发明的数据输出缓冲器电路，’tLz’规范及’tAc’规范，根据CLK/CLKB的数据输出存取时间，能被分开调整。于关联的技术上，再回头参照第3图，如果利用延迟内部数据输出以延迟全部的数据输出以符合’tLz’规范时虽能符合第一数据D0的’tLz’规范。但是，由于根据参考时脉CLK在正(+)方向上的偏离，不易满足后续的’tAc’规范。
但是，如第5图所示，本发明不但能符合难于满足高速接口如DDRSDRAM者，的’tAc’规范，而且能细调’tLz’规范。
另外，典型的DRAM模块包括8至16个DRAM芯片，而窄化或扩大DRAM芯片的输出脉冲的窗口会对其它芯片的动作有负面的影响。因此，数具有效窗口的细调有益于提升DRAM模块的正常动作。
虽然本发明的较佳实施例已揭示如上，但此是为用于说明而已，熟悉本项技术者当了解在不逾越权利要求所陈述的本发明的范围及精神下可对其作种种变更、增加及删减。
因此，如上述，本发明不但能满足数据的存取时间，’tAc’规范，而且能细调根据参考时脉的数据输出时间’tLz’。结果，本发明能大幅地提升数据输出缓冲器电路的效能。
权利要求
1.一种半导体内存装置上的数据输出缓冲器电路，其特征为包括用于接收上拉及下拉控制信号及用对应于从存储器单元读出的数据的电压等级来驱动数据输出端子的驱动装置；及用于供给驱动装置控制信号以延迟读出数据的第一输出一指定的延迟时间，及使驱动装置的输出在该指定的延迟时间期间内保持高阻抗状态的控制装置。
2.如权利要求1所述的数据输出缓冲器电路，其中，控制装置延迟读出数据的第一输出以符合’tLz’规范，根据外部参考时脉的数据输出时间。
3.如权利要求2所述的数据输出缓冲器电路，其中，控制信号是利用延迟数据输出允许信号而产生。
4.如权利要求3所述的数据输出缓冲器电路，其中，数据输出允许信号在数据读取命令动作之前是保持第一逻辑值而在读取命令动作时则保持第二逻辑值时间长达输出数据的脉冲时间。
5.如权利要求4所述的数据输出缓冲器电路，其中，数据输出允许信号在驱动装置需要保持高阻抗状态时是保持第一逻辑值，而读出数据被输出时是保持第二逻辑值。
6.如权利要求3所述的数据输出缓冲器电路，其中控制装置包括用于利用延迟数据输出允许信号以产生控制信号的延迟部；及使驱动装置的两个输入端子具有响应控制信号对输出设定高阻抗状态的指定的逻辑值，或具有上拉及下拉控制信号的逻辑值的切换部。
7.如权利要求6所述的数据输出缓冲器电路，其中，延迟部包括至少2-阶具有反相器串行结构的单元延迟部。
8.如权利要求7所述的数据输出缓冲器电路，其中，控制装置利用改变单元延迟部的阶数以调整延迟量。
9.如权利要求6所述的数据输出缓冲器电路，其中切换部包括用于执行控制信号补偿运算的第一反相器；及取此信号作为闸极输入的切换晶体管，其一侧是接至接地电压端子，另一侧是共同地接至驱动装置的两个端子。
10.一种半导体内存装置上的数据输出缓冲器电路，其特征为包括用于保持对应于从存储器单元读出的数据上拉及下拉控制信号；用于放大及输出闩锁装置的输出的数据输出驱动器；及用于供给闩锁装置控制信号以延迟读出数据的第一输出一指定的延迟时间，及使数据输出驱动器的输出在该指定延迟时间期间内保持高阻抗状态的控制装置。
11.如权利要求10所述的数据输出缓冲器电路，其中，控制装置延迟读出数据的第一输出以符合’tLz’规范，根据外部参考时脉的数据输出时间。
12.如权利要求11所述的数据输出缓冲器电路，其中，控制信号是利用延迟数据输出允许信号而产生。
13.如权利要求12所述的数据输出缓冲器电路，其中，数据输出允许信号在数据读取命令动作之前是保持第一逻辑而当数据读取命令动作后则保持第二逻辑时间长达输出数据的脉冲时间。
14.如权利要求13所述的数据输出缓冲器电路，其中，在数据输出驱动器的输出需保持高阻抗状态之际，数据输出允许信号是保持第一逻辑值，而当输出读出数据时则保持在第二逻辑值。
15.如权利要求12所述的数据输出缓冲器电路，其中，控制装置包括用于利用延迟数据输出允许信号以产生控制信号的延迟部；及用于使闩锁装置的两个输入端子具有响应控制信号对输出设定高阻抗状态的指定逻辑值或具有上拉及下拉控制信号的逻辑值的切换部。
16.如权利要求15所述的数据输出缓冲器电路，其中，延迟部包含至少2-阶的单元延迟部，此单元延迟部具有反相器串行结构。
17.如权利要求16所述的数据输出缓冲器电路，其中，控制装置利用改变单元延迟部的阶数以调整延迟量。
18.如权利要求15所述的数据输出缓冲器电路，其中切换部包含用于对控制信号执行补偿运算的第一反相器；及取此被执行补偿运算后的信号作为闸极输入的切换晶体管，其一侧是接至接地电压端子，另一侧是共同地接至闩锁装置的输入端子。
19.如权利要求10所述的数据输出缓冲器电路，其中，另包括用于闩锁装置的两个输出信号执行补偿运算的第二反相器；及用于从闩锁装置输入经补偿运算及非补偿运算的输出及用于驱动数据输出驱动器的数据输出前置驱动器。
20.如权利要求19所述的数据输出缓冲器电路，其中，闩锁装置包括第一闩锁部，其是设在两个输入端子之一与第二反相器之间，由两个交叉耦合的反相器所组成，其耦合方式是一个反相器的输出接至另一个反相器的输入；及第二闩锁部，其是设在两个输入端子的另一个端子与数据输出前置驱动器之间，由两个交叉耦合的反相器所组成，其耦合方式是一个反相器的输出接至另一个反相器的输入。
全文摘要
本发明的主要目的是提供一种数据输出缓冲器，其在进行数据输出动作期间能防止第一输出数据之前面的输出所造成的扩大的数具有效窗口(wide data valid window)的现象。为此目的，本发明在半导体内存装置上提供一种数据输出缓冲器电路，其包括用于接收上拉(pull－up)及下拉(pull－down)信号及以对应于从存储器单元读出的数据的电压等级来驱动数据输出端子的驱动部；以及用于供给控制信号至驱动部以将读出数据的第一输出延迟一指定的延迟时间，并使驱动部的输出在该指定的延迟时间期间内保持高阻抗状态的控制部。
文档编号H03K19/094GK1538451SQ20041000883
公开日2004年10月20日 申请日期2004年3月22日 优先权日2003年3月20日
发明者全英珍 申请人:海力士半导体有限公司