专利名称：半导体电路装置的制作方法
技术领域：
本发明系有关半导体电路装置，特别是用于连续时间∑Δ(sigmadelta)调变器电路，如高速宽频收发器之半导体电路装置。
背景技术：
当作连续时间调变器之俗称连续时间∑Δ调变器(CT-SD调变器)之∑Δ调变器，系具有功率消耗较当作分离时间调变器之∑Δ调变器为低之优点，使这些组件特别适用于无线信号传送装置。可替代是，具有相同功率消耗下之信号处理之较高频宽优点。因此，使用∑Δ调变器特别具有优点于如VDSL-AFE收发器之高速宽频信号传送。
如第3图所示，∑Δ调变器电路中，电路之数字输出信号2系经由外回路100被回授至模拟输入信号1。针对此，该信号系藉由外部数字模拟转换器30A被转换为模拟信号。
为了稳定∑Δ调变器电路不致回路延迟太多，附加内部回路系被添加，其可将∑Δ调变器电路之数字输出信号2回授至模拟加法电路20。针对此，内部回路包含一内部数字模拟转换器30b。加法电路20系具有相加具通常若干积分器或共振器80之滤波器回路之输出信号及内部回路200之回授信号之任务。被相加之信号系形成可从加法电路20之输出信号产生被分离或量化之信号及以特定编码表示数字输出信号之量化电路40之输入信号。此例中，被量化信号仅可接受特定分离值。
针对∑Δ调变器电路，内部回路系需要一种包含可将回授数字信号添加至一个或更多模拟信号之一加法电路，及可将该被相加信号分离或量化之量化电路之电路装置。量化电路之被量化输出信号依序形成回授数字信号之基础。
第4图简略显示一种用于∑Δ调变器电路中将回授数字信号添加至若干模拟信号及量化该被相加信号之传统半导体电路装置。该加法发生于本质较快电流模式中，也就是模拟电压信号Vin1，Vin2系藉由电压电流转换电路10被转换为模拟电流信号，且被添加至可提供经由m个别信号DACin1，...DACinm被编码之数字输入信号之数字模拟转换器电路30’之输出电流信号。被相加电流信号系藉由电阻器25被转换回电压信号，及被馈送至样本及保持电路50。经由量化电路40’发生之量化系包含若干比较器组件45’，比较器组件45’之数量系对应被量化信号可接受之分离值数量。
比较器组件之一系可比较其个别输入电压及被参考电压产生电路60所提供之个别参考电压。针对此，比较器组件45’具有两不同电压输入，也就是四个信号输入总和。视输入电压及参考电压而定，各比较器组件45’之输出信号于各例中可接受两可能电压值之一，所以比较器组件45’之m输出信号OUT1，...，OUTm系以编码型式表示量化电路40’之数字输出信号2。此例中，该编码系以量化电路40’之数字输出信号适用于经由数字模拟转换器电路30’之回授方式被选择。
上述加法及量化实施之一问题，系为如运算放大器型式之主动组件系为样本及保持电路及参考电压产生电路所需。当半导体电路装置被用于高速宽频信号传送系统时，其必须满足其宽频之高要求及增加调变器电路之功率消耗。
发明内容
因此，本发明之一目的系提供一种可添加回授数字信号至至少一模拟信号及随后以低成本量化该被添加信号之半导体电路装置。
此目的系藉由具有权利要求第1项特征之半导体电路装置来达成。附属权利要求系界定本发明之较佳或具有优点实施例。
依据本发明之半导体电路装置系包含一加法电路，具有比较器组件之一量化电路及一数字模拟转换器电路，其中量化电路之输出信号系适用为数字模拟转换器电路之输入信号。
添加至少一模拟输入信号至回授数字信号系发生于电流模式中。数字模拟转换器电路系被用于此，其输出信号系为被添加至加法电路之至少一输入电流信号。
加法电路包含一电阻器梯级，其包含一第一及一第二串行。各例中，电阻器梯级串行系包含数字模拟转换器电路之输出电流信号所组成之总和及加法电路之至少一输入电流信号流经之分流电阻器之串联电路。各例中，形成特定比较器组件之输入信号之加法电路之输出信号系藉由电阻器梯级第一串行之特定分流电阻器处之分接头及电阻器梯级第二串行之特定分流电阻器处之分接头间之电压来形成。各例中，加法电路及分接头之选择在此系单独视加法电路所提供个别输入信号而定，以比较器组件之一之输出信号接受两可能值之一之方式来配置。
加法电路较佳包含直流电压源装置，其可将直流电流施加进入电阻器梯级串行，所以被释出于分流电阻器之直流电压可于特定比较器组件之输入触产生特定直流电压。特定比较器组件之输入信号因而由特定直流电压及由电阻器梯级串行中被相加电流信号所产生之进一步电压信号所组成。
半导体电路装置可进一步包含可转换加法电路之模拟电压信号为模拟输入电流信号之电压电流转换电路。
不需样本保持电路或独立模块来产生参考电压之电路特别紧密及有效结构系为依据本发明之半导体电路装置之优点。此意指半导体芯片上之电路之功率消耗及空间需求可被相当程度降低。
使用具施加直流电流之电阻器梯级可使量化电路之各比较器组件之输入信号以各比较器组件之输出信号仅视该输入信号之正负号而定之方式被配置。此更容易以转换技术来实施比较器组件，且半导体芯片上之半导体电路装置空间需求因此可被进一步降低。
本发明特别适用于∑Δ调变器电路。
本发明参考使用较佳实施例之附图被解释如下。
第1图简略显示用于∑Δ调变器电路之依据本发明之半导体电路装置实施例。
第2图显示依据本发明实施例之半导体电路装置可能电路结构。
第3图简略显示第四阶之4位∑Δ调变器电路。
第4图简略显示用于加法及量化电流信号及亦用于∑Δ调变器电路之内部回路之回授信号之数字模拟转换。
具体实施例方式
第1图简略显示依据本发明实施例之半导体电路装置电路结构。半导体电路装置系被配置用于∑Δ调变器电路之内部回路，且包含一加法电路20，一量化电路40，一数字模拟转换电路30及一电压电流转换电路10。
数字模拟转换电路30可将数字输入信号DACin1，...DACinm转换为被供应至加法电路20之电流信号。数字模拟转换电路30系被配置为包含m数量之单元胞元36之并联电流为基础之数字模拟转换电路。各单元胞元36包含可提供特定直流电流之电流源装置，其视数字输入信号被传导至数字模拟转换电路30之差分电流输出之第一，正输出，或差分电流输出之第二，负输出。
电压电流转换电路10可将输入电压信号Vin1，Vin2转换为电流信号。针对此，电压电流转换电路10系包含电压电流转换装置12，其可视输入电压信号Vin1，Vin2而定来产生输出电流信号。电压电流转换装置12之输出电流信号系于加法电路20中被添加至数字模拟转换电路30所提供之电流信号。各电压电流转换装置12之一电流输出系被差分配置，且具有一第一，正电流输出，或一第二，负电流输出。量化电路40包含比较器组件45之数量m，此数量系对应量化电路40之数字输出信号之量化步骤数量。比较器组件45之数量m系于以n位精确度量化期间被给予m＝2n-1针对4位量化电路，比较器组件45之数量因此来到m＝15。各例中，视其输入电压信号而定，各比较器组件45之输出电压信号OUT1，...，OUTm系可接受两可能电压值之一，所以比较器组件45之输出电压信号OUT1，...，OUTm可形成加法电路20之被相加输入信号之数字编码。比较器组件45特别以其输出信号OUT1，...，OUTm仅视其输入信号之正负号而定接受两可能电压值之一之方式被配置。
如第1图所示，加法电路20可包含被相加之输入电流信号被馈送至之电阻器梯级。电阻器梯级系由第一及第二串行组成，其各包含数量m之分流电阻器及一终端电阻器之一串联电路。具体而言，电阻器梯级之第一串行可接收差分输入电流信号之第一，正部分，而第二串行可接收差分输入电流信号之第二，负部分。
再者，各串行中，电流源装置27系被提供来施加直流电流进入电阻器梯级之各串行。
加法电路20可包含分流电阻器22上或前方之分接头。加法电路2O之第i输出信号系藉由被释出于第一串行之第(m-i+1)分流电阻器22前方之分接头及第二串行之第i分流电阻器22之分接头肩之电压来形成。针对加法电路20之第i输出电压Vout，i，以下应用Vout,i=[(m+1)Rt+2Rd](ΣkIin,k)+(m-2i+1)Rt(IDC+m2IDAC)]]>其中R1表示分流电阻器22之相同电阻，Rd为终端电阻器24之电阻，Iin，k为加法电路20之第k输入电流信号，IDC为被施加进入电阻器梯级串行之直流电流，而IDAC为数字模拟转换电路30之单元胞元36之电流。在此，输入电流信号系包含由电压电流转换电路10提供之电流信号，及由数字模拟转换电路30提供之输出电流信号。数字模拟转换电路3O进一步可贡献mIDAC/2其被添加至被电流源装置27施加之直流电流。
因此，各比较器组件45之输入信号可藉由两贡献之和来形成。
VA,i[(m+1)Rt+2RD](ΣkIin,k),]]>VB,i=[(m-2i+1)Rt(IDC+m2IDAC)]]>第一贡献对各比较器45系相同且包含输入电流信号之和，所以其包含信号加法之函数。另一方面，第二贡献并不视输入电流信号而定且包含可接受各比较器45不同值之直流电压。例如，4位量化中，也就是m＝15，
VB，1＝7Vref，VB，2＝6Vref，…VB，8＝0，…VB，14＝-6Vref，VB，15＝-7Vref，而Vref=2Rt(IDC+152IDAC)]]>比较器组件45之输入电压信号之第二贡献因而提供不同直流电压给采用参考电压函数之各比较器组件45。因此，各比较器组件45可藉由检查其输入信号之符号有效地比较输入电压信号之贡献及特定参考电压。虽然附加电流源装置27可改善电路调谐，但参考电压亦针对IDC＝0被产生，亦可不需特别加电流源装置27来实施电路。
比较器组件45之输出信号OUT1，...，OUTm系代表加法电路20之总输入电流信号，且被以其适用为数字类此转换电路30之数字输入信号可回授量化电路40之数字输出信号进入加法电路20之方式来配置。特别是此例中，数字类此转换电路30之数量m之单元胞元36系对应数量m量化电路40之量化步骤，也就是加法电路20中之比较器组件45之数量及分流电阻器22之数量。
当单元胞元36系被馈送进入电阻器梯级之正或负串行且当单元胞元36之非偶数m被使用时，以电流为基础之并联数字类此转换电路30之编码系以零信号不能被表示之方式来选择。此意指经由并联数字类此转换电路30被回授之信号永远非零。
如第2图所示之电路结构，仅其中之一被描绘于第2图之电流电压转换装置12系藉由跨导电路装置来形成。各例中，跨导电路装置系被差分配置且包含差分信号之正及负部份当作场效晶体管16之跨导组件，各差分输入电压信号Vin+，Vin-系被施加至之闸极接触，藉此控制各输出电流信号。电流负回授电阻器可连接差分跨导电路装置之两串行。跨导电路装置额外包含进一步场效晶体管，其闸极接触系被连接至偏压输入Vbn，可藉由其影响信号插入加法电路20之正向耦合系数或插入系数系可藉由被施加之偏压来控制。
如第2图所示，电压电流转换电路10，加法电路20及数字类此转换电路30中，晶体管组件4系被提供为电流源装置，其可提供直流电流给电压电流转换装置12，数字类此转换电路30之单元胞元36，及电阻器梯级之串行。此例中，直流电流可经由进一步偏压输入Vbp被联合设定给所有电流源装置。此改善个别电路组件间之匹配。
如第2图所示，为了形成串级结构，于输入电流信号之插入点及分流电阻器22之串联电路之间，各例中电阻器梯级之各串行中之加法电路20系包含一进一步晶体管组件5，其闸级接触系被连接至另一进一步偏压输入Vbc，所以经由被施加至其之偏压，该电压可于输入电流信号之插入点处被保持固定。此因跨导电路装置而改善电压电流转换之线性。
上述半导体电路装置系特别适用于∑Δ调变器电路之内部回路，但不限于此。由于其紧密及有效结构，其保证小空间需求及低功率消耗。
权利要求
1.半导体电路装置，包含一数字模拟转换电路(30)，一加法电路(20)，可添加该数字模拟转换电路(30)之输出电流信号当作输入电流信号至至少一进一步输入电流信号，及具有比较器组件(45)之一量化电路(40)，其中各例中比较器组件(45)之输入信号系被导源自该加法电路(20)之对应输出信号，且其中该比较器组件(45)之输出信号(OUT1，...，OUTm)系适用为该数字模拟转换电路(30)之数字输入信号(DACin1，...DACinm)，其特征在于该加法电路(20)系包含一电阻器梯级，由一第一串行及一第二串行构成，其各包含分流电阻器22之一串联电路，其中各例中该对应比较器组件(45)之该输入信号系被导源自之该加法电路(20)之该输出信号，系藉由该第一串行之对应分流电阻器(22)处之分接头及该第二串行之对应分流电阻器(22)处之分接头间之电压来形成。
2.如权利要求第1项之半导体电路装置，其特征在于各该电阻器梯级之该两串行中之数量m之分流电阻器(22)系对应该量化电路(40)中之数量m之比较器组件(45)，且其中该量化电路(40)之第i比较器组件(45)之该输入信号系被导源自之该加法电路之第i输出信号，系藉由该第一串行之第i分流电阻器(22)处之分接头及该第二串行之第(m-i+1)分流电阻器(22)处之分接头间之电压来形成。
3.如权利要求第1项之半导体电路装置，其特征在于该数字模拟转换电路(30)系包含若干单元胞元(36)之并联装置，其中该单元胞元(36)之数量系对应该量化电路(40)之比较器组件(45)之数量，且其中各单元胞元(36)系将电流馈送进入该电阻器梯级之该第一串行或该电阻器梯级之该第二串行。
4.如权利要求第3项之半导体电路装置，其特征在于该数字模拟转换电路(30)之编码系以零信号不能被呈现之方式来配置。
5.如权利要求第1项之半导体电路装置，其特征在于电流源装置(27)可施加该加法电路(20)之该输入电流信号被重迭其上之直流电流进入各该电阻器梯级之该两串行。
6.如权利要求第1项之半导体电路装置，其特征在于终端电阻器(24)系被串联转换至各该电阻器梯级串行中之该分流电阻器(22)之串联电路。
7.如权利要求第1项之半导体电路装置，其特征在于具有至少一电压电流转换装置(12)之电压电流转换电路(10)，其可将至少一输入电压信号(Vin1，Vin2；Vin+，Vin-)转换为该加法电路(20)之该至少一进一步输入电流信号被导源自之该电压电流转换电路(10)之输出电流信号。
8.如权利要求第7项之半导体电路装置，其特征在于该至少一电压电流转换装置(12)系具有包含场效晶体管(16)之一跨导组件。
9.如权利要求第7项之半导体电路装置，其特征在于该至少一电压电流转换装置(12)系具有包含场效晶体管(16)之一差分跨导电路装置及一电流负回授电阻器(14)，其中该差分跨导电路装置系具有一差分电压输入及一差分电流输出，该差分电流输出之第一输出系被连接至该电阻器梯级之该第一串行，而该差分电流输出之第二输出系被连接至该电阻器梯级之该第二串行。
10.如权利要求第7项之半导体电路装置，其特征在于偏压输入(Vbn)可经由该至少一场效晶体管(16)之电导来控制该至少一电压电流转换装置(12)之正向耦合系数。
11.如权利要求第7项之半导体电路装置，其特征在于偏压输入(Vbp)可联合控制该电压电流转换电路(10)，该加法电路(20)及该数字模拟转换电路(30)中之电流源装置(4)。
12.如权利要求第1项之半导体电路装置，其特征在于偏压输入(Vbc)可稳定被配置至该输入电流信号之该加法电路(20)之信号输入处之电压。
13.如权利要求第1项之半导体电路装置，其特征在于该半导体电路装置系被配置用于连续时间∑Δ调变器电路。
14.连续时间∑Δ调变器，其特征在于该连续时间∑Δ调变器电路系包含如权利要求第1至13任一项之半导体电路装置。
全文摘要
一种用于连续时间∑Δ调变器之半导体电路装置，可添加模拟输入信号至数字回授信号及量化该被加总信号，包含一电压电流转换电路(10)，具有一电阻器梯级之一加法电路(20)，具有比较器组件(45)之一量化电路(40)，及一数字模拟转换电路(30)。针对各比较器组件(45)，其各输入信号系藉由该电阻器梯级之第一串行中之对应分流电阻器(22)前方之分接头及该电阻器梯级之第二串行之对应分流电阻器(22)前方之分接头间之电压来形成。
文档编号H03M1/74GK1595810SQ20041007849
公开日2005年3月16日 申请日期2004年9月10日 优先权日2003年9月11日
发明者M·克拉拉, A·迪吉安多梅尼科, A·维斯鲍尔 申请人:因芬尼昂技术股份公司