专利名称：一种分数分频器的制作方法
技术领域：
本发明涉及的是一种通讯装置，尤其涉及的是一种分数分频器，主要使用在分数频率合成器中。
背景技术：
频率合成器是现有通讯电路中的一个基本器件，它为收发机提供一个本振信号，进行频率变换。一般的频率合成器为整数型，只能合成参考时钟整数倍的频率。分数频率合成器用来产生一个输出频率，这个频率可连续变化，其变化幅度小于参考频率。
在移动通讯和多媒体通讯中，目前的趋势是载波频率越来越高，而每个通道的带宽越来越小，从而实现高的频带利用率。比如移动通讯的载波频率达到1.8GHz，而通道的带宽只有200KHz，这样要求载波能在1.8GHz附近进行以200KHz为幅度的频率变化。采用分数频率合成器就能够合成输出频率变化步幅小于参考频率的时钟，使得输出时钟的频率能在不同的通道之间切换，例如使载波频率在1.8GHz±n*200KHz附近切换。
现有技术的分数频率合成器的结构如图1所示，主要包括有鉴频鉴相器，低通滤波器，压控振荡器，分数分频器和控制电路等。鉴频鉴相器对输入的两个时钟，参考时钟FREF和反馈时钟FI进行比较，得出的两者的相位差经过低通滤波器后变成直流信号控制压控振荡器的振荡频率FOUT。FOUT经过输出分频后输出变成反馈时钟FI，控制电路是控制分数分频器的分频比例，使环路得到一个合适分数分频比。在分数频率合成器锁定时，输出时钟FOUT并不是输入参考时钟的整数倍数，而是一个分数倍数。
分数分频器(Fractional N Frequency Divider)是分数频率合成器的一个关键部件，对分数频率合成器合成时钟的频率和工作范围具有决定性的作用。目前的分数分频器的实现主要是采用Δ∑调制器结构实现。
如美国专利US6236703B1就采用了Δ∑调制器来实现分数分频比，如图2所示。它采用了Δ∑调制器来控制分频器在n分频，n+1分频，n+k分频等不同分频比之间动态调整，使得整体的平均分频比是一个分数。例如，在F个周期内，有K个周期进行N+1分频，而在F-K个周期进行N分频，这样在F个周期内的平均分频比为((N+1)*K+N*(F-K))/F＝(N*K+K+N*F-N*K)/F＝(K+N*F)/F＝N+K/F，因为N，K，F都是整数，因而得到了一个分数比的分频。由于在用了Δ∑调制器技术，这样使得设计相当复杂，同时引入其他的噪声源。
Δ∑调制器结构的分数分频器的主要缺点有一是采用Δ∑调制器结构，电路复杂，一般采用开关电容结构实现，对采用的器件匹配性要求高，对工艺依赖性高，同时开关电容技术和Δ∑调制器技术均为目前较复杂的技术；二是引入Δ∑调制器中的量化噪声，会增加分数频率合成器的相位噪声；三是这种Δ∑调制器结构的分频器的分频比固定，不容易变化，灵活性差。
发明内容
本发明的目的提出一种不采用Δ∑调制器结构的分数分频器，只是采用一般逻辑电路实现的结构，从而解决由于Δ∑调制器结构带来设计技术复杂，引入量化噪声以及分频比固定的缺点。
为了实现上述发明目的，本发明的技术方案包括一种分数分频器，其中，包括时钟相位产生电路、相位选择电路、整数分频器和相位控制电路；以及其连接关系为输入时钟差分信号，同时输入到时钟相位产生电路，产生多个相位不同的时钟输出到所述相位选择电路；所述相位控制电路产生的控制信号也输入到所述相位选择电路中，该相位选择电路的第一输出到所述整数分频器中；所述整数分频器的第二输出给外面电路使用，同时所述整数分频器的第三输出给所述相位控制电路使用；外面输出的模式控制信号也输入到所述相位选择电路；所述第三输出信号和外面输出的模式控制信号通过相位控制电路产生控制信号输出到相位选择电路中。
所述的分数分频器，其中，所述相位产生电路用于产生一系列系统需要的具有不同相位差别的时钟信号，每个信号之间的相位差相等，即等于360/n。
所述的分数分频器，其中，所述相位产生电路通过移相器实现产生系统需要的具有不同相位差的时钟。
所述的分数分频器，其中，所述相位产生电路通过D触发器产生系统需要的不同相位差时钟。
所述的分数分频器，其中，所述相位选择电路采用选择器或者逻辑门实现。
本发明所提供的一种分数分频器，与现有技术中Δ∑调制器结构的分数分频器相比，由于没有使用开关电容技术以及Δ∑调制器结构本身需要的模拟滤波器等，实现结构简单，对工艺依赖性弱，同时没有了Δ∑调制器设计的复杂性；可以根据系统需要灵活配置时钟相位产生电路产生的不同时钟之间的相位差，并且采用逻辑电路相位控制电路可以灵活对不同相位的时钟进行选择，从而实现分频比的灵活配置；随着现代CMOS工艺的发展，数字逻辑的集成性高，成本低，越来越多的芯片采用数字逻辑来替代模拟电路实现功能来降低成本；同时本发明也消除了Δ∑调制器引入的量化噪声的缺点，能降低系统的相位噪声，改善系统性能。
图1是现有技术的一般分数频率合成器的结构图；图2是现有技术的Δ∑调制器结构的分数分频器结构图；图3是本发明的分数分频器的结构图；图4是本发明实施例的结构图；图5是本发明图4中二分频电路的结构图；图6是图5中二分频器的工作时序图；图7是图4中时钟相位产生电路在二分频器M2和M3的工作时序图；图8是相位选择电路的时序图；具体实施方式
下面结合附图，将对本发明所述装置的具体实施方式
做进一步说明。
本发明提出了一种分数分频器，其包括一个时钟相位产生电路X0、相位选择电路X1、整数分频器X2和相位控制电路X3，具体电路见图3所示。
本发明所述分数分频器电路的具体连接如下输入时钟Fin和 为差分信号，同时输入到时钟相位产生电路X0，时钟相位产生电路X0产生的多个相位不同的时钟P1～Pn输出到相位选择电路X1，相位控制电路X3产生的控制信号C<n>也输入到相位选择电路X1中，相位选择电路X1的第一输出Fo输出到整数分频器X2中；整数分频器X2的第二输出Fd输出给外面电路使用，同时整数分频器X2的第三输出F<n>输出给相位控制电路X3使用，外面输出的模式控制信号Mode也输入到相位选择电路X3；第三输出信号F<n>和Mode通过相位控制电路X3产生控制信号输出C<n>到相位选择电路X1中。
所述相位产生电路X0产生一系列系统需要的具有不同相位差别的时钟信号P1～Pn，每个信号之间的相位差相等，即等于360/n。时钟相位产生电路产生系统需要的具有不同相位差的时钟，可以通过移相器实现，在系统需要的不同相位差时钟个数少的情况下可以利用简单的D触发器产生。
所述相位选择电路X1根据输入的不同控制信号C<n>选择输入的不同相位信号P1～Pn输出到Fo中，合成得到需要的具有不同频率的时钟信号Fo。
所述整数分频器X2根据系统需要对合成的具有分数分频比的时钟信号Fo进行整数分频，得到系统需要的输出信号Fd，同时整数分频器电路X2也输出一组具有不同整数分频比的F<n>供相位控制电路使用。
所述相位控制电路X3根据从系统输入的Mode信号和F<n>合成得到控制不同分数分频比需要的控制信号，使得相位选择电路X1能选择合适的时钟P1～Pn到Fo中，得到合适分数分频比的信号。
如图4所示是本发明所述装置实施例的一种结构图。当系统需要的分数分频比较少时可以参用D触发器实现。在图4中，差分输入时钟Fin和 输入到二分频器M1中，其输出信号有G.Q、G.I、 和 信号；其中差分信号G.I和 输入到二分频器M2中，输出得到四个信号Gi.Q、GiI、 和 而差分信号G.Q和 输入到二分频器M3中，得到四个相信号Gq.Q、Gq.I、 和 二分频器M1、M2和M3组成了时钟相位产生电路X0。传输门I1的一端接GiI，另一端接Fo；传输门I2的一段接 另一端接Fo；传输门I3的一端接Gi.Q，另一端接Fo；传输门I4的一段接 另一端接Fo；传输门I5的一端接Gq.I，另一端接Fo；传输门I6的一段接 另一端接Fo；传输门I7的一端接Gq.Q，另一端接Fo；传输门I8的一段接 另一端接Fo，传输门I1～I8组成了相位选择电路X1。相位选择电路X1的第一输出Fo输入到整数分频器X2中，整数分频器X2的第二输出Fd直接输出到本装置外，供其它电路使用，输出信号F<n>接到相位控制电路X3。外部模式控制信号Mode输入到相位控制电路X3中，相位控制电路X3的输出C<1:8>接到相位选择电路X1中的8个传输门I1～I8的控制端，控制八个传输门导通与关断。
图4中所示的二分频器M1、M2和M3结构如图5所示，由两个差分寄存器LA和LB组成，能产生两对二分频的差分信号，其相位相差90°，这样四个信号的相位分别是0°，90°，180°和270°，二分频器的工作时序如图6所示。这样二分频器M1输出的四个信号G.Q、G.I、 和 相位分别相差90°，在输入二分频器M2和M3后，得到八个相位相差45°二分频时钟信号Gq.Q、Gi.Q、Gq.I、Gi.I、 和 这八个时钟的相位关系如图7所示。相位控制模块输出的控制信号C<1:8>控制8个传输门，分别在不同的时隙使八个相位不同的时钟导通到Fo中，合成一个得到分数分频的时钟。
这种不同的导通工作时序如图8所示，以8/9分频为例，相位控制信号C<1:8>在第一个时隙使得传输门I7导通，也即Gq.Q输出到Fo中，在第二个时隙控制传输门I3的导通，也即使得Gi.Q输出到Fo中。第一个时隙到第二个时隙的变化在Gq.Q高电平的中心，即T/4处，由于Gi.Q比Gq.Q落后45°，即落后T/8，在变成导通Gq.Q时刚好在其T/8处开始，这样使得Fo的高电平为2T/8+3T/8＝5T/8，而低电平保持4T/8。在第三个时隙时，将在Gi.Q的下一个高电平的中心处变换到Gq.I导通到Fo；同样，第四个时隙在Gq.I的下一个高电平的中心变换到Gi.I导通到Fo。这样保持传输门I7、I3、I5、I1、I8、I4、I6和I2的导通次序，分别将信号Gq.Q、Gi.Q、Gq.I、Gi.I、 和 导通到Fo输出，这样合成的Fo的周期相对于这八个时钟而言为9T/8，频率为8f/9，这样分频比等于8f/9除以f，得到8/9分频比。
如果要得到其他分数分频比的时钟，则调整相位控制信号C<1:8>的控制时序，在这八个相位不同的时钟Gq.Q、Gi.Q、Gq.I、Gi.I、 和 之间进行选择，就能得到需要的分数分频比。
在图4中所示的整数分频器X2是为了合成系统需要的使用的分频比时钟而设置的，同时为相位控制电路X3提供不同相位和频率的时钟F<n>。相位控制模块X3利用这些时钟F<n>和外部系统模式选择信号Mode通过逻辑运算就能得到相应的相位选择信号C<1:8>。采用CMOS逻辑电路产生相位控制信号，其设计容易，物理实现成本低廉。
在本发明的上述实施例中，采用D触发器进行时钟相位合成，也可以采用移相器结构实现。根据系统需要的分数分频比要求不同，在实施中可以灵活配置时钟相位产生电路合成的时钟的相位差。相位选择电路也可以采用选择器或者其他逻辑门实现，如与门，非门等，只要能实现不同时隙选择不同相位的时钟到Fo就可。
本发明的所述分数分频器由时钟相位产生电路、相位选择电路、整数分频器和相位控制电路组成，这些模块主要是由数字逻辑电路结构。相对于现有技术的Δ∑调制器结构，没有使用开关电容技术以及Δ∑调制器结构本身需要的模拟滤波器等，其实现结构简单，对工艺依赖性弱，同时没有了Δ∑调制器设计的复杂性。
本发明所述分数分频器可以根据系统需要灵活配置时钟相位产生电路产生的不同时钟之间的相位差，并且采用逻辑电路相位控制电路可以灵活对不同相位的时钟进行选择，从而实现分频比的灵活配置。随着现代CMOS工艺的发展，数字逻辑的集成性高，成本低，越来越多的芯片采用数字逻辑来替代模拟电路实现功能来降低成本。
同时本发明也消除了Δ∑调制器引入的量化噪声的缺点，能降低系统的相位噪声，改善系统性能。
应当理解的是，上述针对具体实施例的描述较为详细，并不能因此而理解为对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。
权利要求
1.一种分数分频器，其特征在于，包括时钟相位产生电路、相位选择电路、整数分频器和相位控制电路；以及其连接关系为输入时钟差分信号，同时输入到时钟相位产生电路，产生多个相位不同的时钟输出到所述相位选择电路；所述相位控制电路产生的控制信号也输入到所述相位选择电路中，该相位选择电路的第一输出到所述整数分频器中；所述整数分频器的第二输出给外面电路使用，同时所述整数分频器的第三输出给所述相位控制电路使用；外面输出的模式控制信号也输入到所述相位选择电路；所述第三输出信号和外面输出的模式控制信号通过相位控制电路产生控制信号输出到相位选择电路中。
2.根据权利要求1所述的分数分频器，其特征在于，所述相位产生电路用于产生一系列系统需要的具有不同相位差别的时钟信号，每个信号之间的相位差相等，即等于360/n。
3.根据权利要求2所述的分数分频器，其特征在于，所述相位产生电路通过移相器实现产生系统需要的具有不同相位差的时钟。
4.根据权利要求2所述的分数分频器，其特征在于，所述相位产生电路通过D触发器产生系统需要的不同相位差时钟。
5.根据权利要求1至4任意权项所述的分数分频器，其特征在于，所述相位选择电路采用选择器或者逻辑门实现。
全文摘要
本发明公开了一种分数分频器，包括时钟相位产生电路、相位选择电路、整数分频器和相位控制电路；以及其连接关系为输入时钟差分信号，同时输入到时钟相位产生电路，产生多个相位不同的时钟输出到所述相位选择电路；所述相位控制电路产生的控制信号也输入到所述相位选择电路中，该相位选择电路的第一输出到所述整数分频器中；所述整数分频器的第二输出给外面电路使用，同时所述整数分频器的第三输出给所述相位控制电路使用；外面输出的模式控制信号也输入到所述相位选择电路。本发明分数分频器结构简单，对工艺依赖性弱，可实现分频比的灵活配置；消除了Δ∑调制器引入的量化噪声的缺点，能降低系统的相位噪声，改善系统性能。
文档编号H03L7/18GK1996762SQ20051013258
公开日2007年7月11日 申请日期2005年12月26日 优先权日2005年12月26日
发明者周海牛 申请人:中兴通讯股份有限公司