专利名称：时钟生成电路和时钟生成方法
技术领域：
本发明涉及时钟生成电路。更具体地说，本发明涉及时钟生成电路及其控制方法，该时钟生成电路通过精确控制参考时钟信号和输出时钟信号之间的相位差来执行用于扩展频谱的频率调制。
背景技术：
近年来，能够降低EMI(电磁干扰)噪声的扩展频谱时钟生成器(spread spectrum clock generator，简写为SSCG)已受到了瞩目。SSCG具有PLL电路，并且在将输出时钟信号的频率锁定到参考时钟的同时执行频率调制，从而扩展了输出时钟信号的频谱。由于使用SSCG实现了EMI噪声的有效降低，因此越来越需要使SSCG适用于过去难以使用SSCG的系统。
在图8所示的日本未经实审专利公布No.2005-020083中，公开了一种配备有PLL(锁相环)电路102的传统扩展频谱时钟生成电路。如图8所示，PLL电路102包括(i)DLL电路108，用于通过延迟振荡时钟信号CLKO100(以下称为“输出时钟信号”)来生成多个具有不同相位的延迟时钟信号；以及(ii)选择器109，用于选择多个延迟时钟信号之一以输出被选择的时钟信号CLKS100。在选择器109中，用于扩展频谱的频率调制是通过切换延迟时钟信号来执行的。被选择器109所调制的时钟信号在反馈分频器电路110中被分频，以生成比较时钟信号CLKC100。
相关技术在日本未经实审专利公布No.2005-4451、H7-202652和H7-235862中公开。
发明内容
在图8所示的传统技术中，选择器109通过在振荡时钟信号CLKO100的一个周期之内选择性地切换多个延迟时钟信号之一，来执行频率调制。在此调制中，如果切换是在延迟时钟信号的上升沿或下降沿附近中信号电平不稳定的区域中完成的，则会生成尖峰噪声。如果切换是在切换之前延迟时钟信号的转换沿的生成定时和切换之后延迟时钟信号的转换沿的生成定时之间的某个定时完成的，则这些转换沿被输出以使得冒险在切换之前和之后被生成。传统技术没有教导任何用于防止这种尖峰噪声和冒险的生成的装置。
在图8所示的传统技术中，随着振荡时钟信号CLKO100的周期变短，稳定切换操作的时间裕量变小。存在以下问题，即传统技术无法为切换操作确保充分的时间裕量，对于振荡时钟信号CLKO100的频率被增大的情形尤其如此，而这种情形是符合目前加快半导体集成电路的操作速度的趋势的。
本发明致力于克服背景技术所给出的前述问题中的至少一个，因此本发明的主要目的是提供能够进行扩展频谱时钟生成以及参考时钟信号和输出时钟信号的精确相位控制的时钟生成电路和时钟生成方法。
在实现上述目的时，根据本发明的第一方面，提供了一种时钟生成电路，其接收参考时钟作为输入并根据调制信号扩展输出时钟的频谱，该时钟生成电路包括第一分频器电路或第二分频器电路中的至少一个，该第一分频器电路用于对已被输入的参考时钟进行分频以输出分频后的参考时钟，该第二分频器电路用于对已被输入的输出时钟进行分频以输出分频后的输出时钟；第一延迟电路，用于为分频后的参考时钟或分频后的输出时钟生成多个具有不同相位的延迟时钟；选择器电路，用于响应于调制信号，根据与所述时钟相对应的参考时钟或输出时钟的定时，选择性地输出多个延迟时钟之一；以及相位比较器，用于对不与延迟时钟相对应的分频后参考时钟或分频后输出时钟的相位和选择器电路所选择的延迟时钟的相位进行比较，以根据比较结果输出信号。
在根据第一方面的时钟生成电路中，至少完成通过第一分频器电路进行的参考时钟的分频或通过第二分频器电路进行的输出时钟的分频中的任何一个。在分频之后，分频后的参考时钟或分频后的输出时钟被第一延迟电路延迟，以生成多个具有不同相位的延迟时钟。从而，通过在延迟之前执行分频，参考时钟可与分频后的参考时钟结合使用，或者输出时钟可与分频后的输出时钟结合使用。
现在将说明在第一延迟电路中为分频后的参考时钟生成延迟时钟的情形。参考时钟和分频后的参考时钟就相位而言彼此一致，并且分频后的参考时钟的周期大于参考时钟的周期。因此，基于参考时钟，必定可以指定分频后的参考时钟的周期内的指定时间段。更具体而言，在选择器电路中，基于参考时钟指定分频后的参考时钟信号和延迟时钟信号的信号电平处于稳定状态的时间段，并且在该指定的时间段中根据调制信号执行时钟选择操作。从而，可防止生成尖峰噪声和冒险，以便相位比较器可进行精确相位比较，使得可以高精度地扩展输出时钟信号的频谱。
分频后的参考时钟的周期大于参考时钟的周期。因此，与参考时钟被第一延迟电路延迟以便选择器电路进行选择的情形相比，在分频后的参考时钟被第一延迟电路延迟以便选择器电路进行选择的情形下，可获得更大的信号电平稳定的时间区域。从而可实现本发明的第一方面的目的，即时钟生成电路的稳定操作的裕量增大。
在第一延迟电路中为分频后的输出时钟生成延迟时钟的情形下，可执行类似的操作。
当联系附图理解以下详细描述时，本发明的以上和其他目的以及新颖特征将更充分地显现出来。但是，要清楚地理解，附图只是用于说明目的，而不是想要用作对本发明的范围的限定。
图1是扩展频谱时钟生成电路1的电路框图。
图2是DLL电路80的电路图。
图3是调制电路40的电路图。
图4是调制电路40的时序图。
图5是步骤S1至S4的波形图。
图6是步骤S5至S8的波形图。
图7是重载值CR、调制信号MOD和周期TN的相互关系表。
图8是根据日本未经实审专利公布No.2005-200083的扩展频谱时钟生成电路的电路框图。
具体实施例方式
现将参考图1至6详细描述第一实施例，该实施例体现了本发明应用于半导体器件的情形。图1是示出根据第一实施例的扩展频谱时钟生成电路1的电路框图。扩展频谱时钟生成电路1具有相位比较器单元10、时钟生成器单元20、调制电路40、反馈分频器单元60、输入分频器单元70和DLL电路80。输入时钟信号CLKR是频率为25(MHz)、周期T0为40(ns)的时钟信号。输入分频器单元70将输入时钟信号CLKR的频率除以50，以输出分频后的输入时钟信号CLKS。分频后的输入时钟信号CLKS的周期T1为2000(ns)。反馈分频器单元60将输出时钟信号CLKO的频率除以50，以输出分频后的内部时钟信号CLKM。DLL电路80输入输入时钟信号CLKR并输出延迟控制信号DCS1、DCS2。调制电路40响应于输入的延迟控制信号DCS1、DCS2延迟分频后的输入时钟信号CLKS。调制电路40输出调制时钟信号CLKN。在这些单元中，相位比较器单元10、时钟生成器单元20和反馈分频器单元60构成PLL(锁相环)电路并且执行控制，以便调制时钟信号CLKN和分频后的内部时钟信号CLKM之间的相位差变为恒定。
相位比较器单元10包括相位比较器11、电荷泵12和环路滤波器13。相位比较器11检测调制时钟信号CLKN的上升沿和分频后的内部时钟信号CLKM的上升沿之间的时间差，以输出相位差信号UP、DN，这两个相位差信号各自具有与检测结果一致的脉冲宽度。具体而言，如果分频后的内部时钟信号CLKM的上升沿滞后于调制时钟信号CLKN的上升沿，则具有与上升沿之间的时间差相对应的脉冲宽度的相位差信号UP被输出。相反，具有与上升沿之间的时间差相对应的脉冲宽度的相位差信号DN被输出。
电荷泵12根据相位差信号UP或DN向环路滤波器13提供正向或负向相位差电流IP。具体而言，如果相位差信号UP被输入，则正向电流被提供，如果相位差信号DN被输入，则负向电流被提供。环路滤波器13通过对从电荷泵12输出的相位差电流IP积分来输出控制电压VC。时钟生成器单元20输出具有与来自环路滤波器13的控制电压VC相对应的频率输出时钟信号CLKO。
图2示出DLL电路80的电路图。DLL电路80包括第一电流源单元81、第二电流源单元83、延迟电路82和DLL控制电路84。第一电流源单元81和第二电流源单元83各具有20个电流源。延迟电路82具有20个串联的缓冲器。第一电流源单元81的电流源分别连接到延迟电路82的缓冲器的电源端。第二电流源单元83的电流源分别连接到延迟电路82的缓冲器的接地端。第一电流源单元81连接到电源电势VCC，而第二电流源单元83连接到地电势VSS。输入到DLL控制电路84的是输入时钟信号CLKR和延迟时钟信号DLYCLK，该延迟时钟信号是从延迟电路82的最末级的缓冲器输出的。DLL控制电路84输出延迟控制信号DCS1、DCS2，这两个延迟控制信号又分别被输入到第一电流源单元81和第二电流源单元83。对于延迟电路82的每个缓冲器，根据其相关联的第一和第二电流源单元81、83来确定延迟时间。
图3示出调制电路40的电路图。调制电路40包括第一电流源单元41、第二电流源单元43、延迟电路42、选择器44和调制控制电路50。第一电流源单元41和第二电流源单元43各具有10个电流源。延迟电路42具有10个串联的缓冲器。第一电流源单元41的电流源分别连接到延迟电路42的缓冲器的电源端。第二电流源单元43的电流源分别连接到延迟电路42的缓冲器的接地端。第一电流源单元41连接到电源电势VCC，而第二电流源单元43连接到地电势VSS。延迟控制信号DCS1、DCS2分别被输入到第一电流源单元41和第二电流源单元43。分频后的输入时钟信号CLKS被输入到延迟电路42的第一级的缓冲器。构成调制电路40的第一电流源单元41、第二电流源单元43和延迟电路42的元件与DLL电路80的第一电流源单元81、第二电流源单元83和延迟电路82的元件具有相同的器件结构。
输入到选择器44和调制控制电路50的是输入时钟信号CLKR。从调制控制电路50输出的调制信号MOD被输入到选择器44。对于延迟电路42的每个缓冲器，根据延迟控制信号DCS1、DCS2来确定延迟时间，以延迟分频后的输入时钟信号CLKS。延迟时钟信号CLKD1至CLK10被从缓冲器的输出节点输出，以便被输入到选择器44。分频后的输入时钟信号CLKS被输入到选择器44。选择器44输出调制时钟信号CLKN。
接下来，将参考图4至6描述扩展频谱时钟生成电路1的操作。现将说明DLL电路80的操作。延迟电路82延迟输入时钟信号CLKR，并从最末级的缓冲器输出延迟时钟信号DLYCLK。DLL控制电路84将输入时钟信号CLKR的相位与延迟时钟信号DLYCLK的相位相比较，并控制第一电流源单元81和第二电流源单元83的电流值，以使得其间的相位差等于输入时钟信号CLKR的一个周期T0(40(ns))。即，DLL电路80进行操作以便做出调整，以使延迟时钟信号DLYCLK的相位相对于输入时钟信号CLKR延迟一个周期T0。从而，延迟电路82的每一级中的缓冲器的延迟时间等于用周期T0除以缓冲器级数所获得的值。在此情形下，每个缓冲器级的延迟时间被定义为参考延迟时间tr。在第一实施例中，由于周期T0＝40(ns)并且延迟电路82的缓冲器数目为20，因此参考延迟时间为2(ns)。
接下来将说明调制电路40的操作。用于第一电流源单元41和第二电流源单元43的偏置信号，即延迟控制信号DCS1、DCS2被输入。延迟控制信号DCS1、DCS2的信号电平等于DLL电路80的延迟电路82的每个缓冲器级的延迟时间变得等于参考延迟时间tr时的电平值。如前所述，构成DLL电路80的元件和构成调制电路40的元件具有相同的器件结构。因此，调制电路40的延迟电路42的每个缓冲器级的延迟时间也等于参考延迟时间tr。
更具体而言，DLL电路80进行操作以获得延迟控制信号DCS1、DCS2，这两个信号允许了每个缓冲器级的延迟时间等于参考延迟时间tr。调制电路40进行操作，以通过基于延迟控制信号DCS1、DCS2逐步将分频后的输入时钟信号CLKS延迟参考延迟时间tr，来生成延迟时钟信号CLKD1至CLKD10。
图4是用于说明图3所示的调制电路40的操作的时序图。在图4中，延迟时钟信号CLKD1至CLKD10是从延迟电路42输出的信号。从延迟电路42的第一级的缓冲器输出的延迟时钟信号CLKD1具有这样的波形该波形的相位相对于分频后的输入时钟信号CLKS延迟参考延迟时间tr(2(ns))。从下一级的缓冲器输出的延迟时钟信号CLKD2具有这样的波形该波形的相位相对于延迟时钟信号CLKD1又再延迟参考延迟时间tr。类似地，延迟时钟信号CLKD3至CLKD10中每一个的相位相对于其前一个延迟时钟信号延迟参考延迟时间tr。因此，延迟时钟信号CLKD10具有这样的波形该波形的相位相对于分频后的输入时钟信号CLKS延迟20(ns)。
调制控制电路50输出调制信号MOD。调制信号MOD取0至10范围内的值。根据调制信号MOD的值，选择器44从分频后的输入时钟信号CLKS和延迟时钟信号CLKD1至CLKD10的波形中选择其一。如果调制信号MOD＝0，则选择器44输出分频后的输入时钟信号CLKS。如果调制信号MOD＝1，则选择器44输出延迟时钟信号CLKD1。如果调制信号MOD＝2至10，则选择器44输出延迟时钟信号CLKD2至CLKD10。
通过在周期T1上切换调制信号MOD，在周期T1上改变选择器44所选择的时钟波形的相位。通过这种方式执行了分频后的输入时钟信号CLKS的调制。
参见图4，如果时钟波形的选择性切换是在分频后的输入时钟信号CLKS和延迟时钟信号CLKD1至CLKD10的上升沿和下降沿附近其信号电平不稳定的区域之一中完成的，则可能发生出现尖峰噪声或冒险。因此，有必要在分频后的输入时钟信号CLKS和延迟时钟信号CLKD1至CLKD10的信号电平处于稳定状态的适当时机执行切换。
此实施例使用了两个时钟信号，即用于设置切换定时的输入时钟信号CLKR以及作为调制对象的分频后的输入时钟信号CLKS。由于分频后的输入时钟信号CLKS是通过对输入时钟信号CLKR进行分频而获得的，所以这些时钟信号的相位是一致的。因此，对输入时钟信号CLKR的使用使得必定能够在分频后的输入时钟信号CLKS的周期T1中指定某个时间段。通过用输入时钟信号CLKR预先指定分频后的输入时钟信号CLKS和延迟时钟信号CLKD1至CLKD10的信号电平处于稳定状态的时间段，可以在防止生成尖峰噪声和冒险的同时执行切换操作。
更具体地说，应该在除了处于分频后的输入时钟信号CLKS和延迟时钟信号CLKD1至CLKD10的上升沿和下降沿之前和之后、其中这些时钟信号的信号电平不稳定的时间区域之外的其他时间区域中执行切换操作。信号电平不稳定的时间区域的时间宽度等于将选择器44的切换操作所需的时间加上最大延迟时间tmax(20ns)而获得的值。例如，在图4中，通过用输入时钟信号CLKR的第50个时钟的上升沿作为触发来切换调制信号MOD(箭头A1)，可以在除了信号电平不稳定的时间区域以外的其他时间区域中执行时钟波形的切换。
以下将详细说明当将分频后的输入时钟信号CLKS的周期T1以2(ns)为单位调制到2000±4(ns)时调制电路40的操作。在此情形下，调制控制电路50具有步骤S1至S8，并且对于每个周期T1(2000(ns))调制信号MOD被切换。在步骤S1至S4，调制信号MOD的值被按顺序(升序)切换到0、1、3和4。在步骤S5至S8，调制信号MOD的值被按顺序(降序)切换到4、3、1和0。
图5是示出步骤S1至S4中分频后的输入时钟信号CLKS和调制时钟信号CLKN之间的关系的波形图。首先，在步骤S1，调制信号MOD的值为0。如前所述，如果调制信号MOD＝0，则选择器44输出分频后的输入时钟信号CLKS作为调制时钟信号CLKN。因此，分频后的输入时钟信号CLKS和调制时钟信号CLKN之间的相位差PC1为0。
然后，在时刻ts2操作前进到步骤S2，并且调制信号MOD被从0切换到1。因此，选择器44的输出被从分频后的输入时钟信号CLKS切换到延迟时钟信号CLKD1(图4，箭头A2)。从而延迟时钟信号CLKD1被输出，作为调制时钟信号CLKN。因此，分频后的输入时钟信号CLKS和调制时钟信号CLKN之间的相位差PC2变成2(ns)。于是，在步骤S2，调制时钟信号CLKN的调制宽度(比周期T1增大/减小的量)变成+2(ns)，即步骤S2中的相位差PC2(＝2(ns))与前一步骤(即步骤S1)中的相位差PC1(＝0(ns))之间的差。因此，步骤S2中调制时钟信号CLKN的周期TN2为2002(ns)。
然后，在时刻ts3操作前进到步骤S3，并且调制信号MOD被从1切换到3。因此，选择器44的输出被从延迟时钟信号CLKD1切换到延迟时钟信号CLKD3(图4，箭头A3)。从而延迟时钟信号CLKD3被输出，作为调制时钟信号CLKN。因此，分频后的输入时钟信号CLKS和调制时钟信号CLKN之间的相位差PC3变成6(ns)。于是，在步骤S3，调制时钟信号CLKN的调制宽度变成+4(ns)，即相位差PC3(＝6(ns))与相位差PC2(＝2(ns))之间的差。因此，步骤S3中调制时钟信号CLKN的周期TN3为2004(ns)。
类似地，在时刻ts4操作前进到步骤S4，并且调制信号MOD被从3切换到4。因此，选择器44的输出被从延迟时钟信号CLKD3切换到延迟时钟信号CLKD4(图4，箭头A4)。于是，在步骤S4，调制宽度变成+2(ns)，即步骤S4中的相位差PC4(＝8(ns))与步骤S3中的相位差PC3(＝6(ns))之间的差。因此，步骤S4中调制时钟信号CLKN的周期TN4为2002(ns)。
图6是示出步骤S5至S8中分频后的输入时钟信号CLKS和调制时钟信号CLKN之间的关系的波形图。在时刻ts5操作前进到步骤S5。此时，保持调制信号MOD＝4，并且保持选择44的输出等于延迟时钟信号CLKD4。于是，步骤S5中的调制宽度变成0(ns)，即步骤S5中的相位差PC5(＝8(ns))与步骤S4中的相位差PC4(＝8(ns))之间的差，因此步骤S5中调制时钟信号CLKN的周期TN5变成2000(ns)。
在时刻ts6操作前进到步骤S6，此时调制信号MOD被从4切换到3，然后选择器44的输出被从延迟时钟信号CLKD4切换到延迟时钟信号CLKD3。于是，步骤S6中的调制宽度变成-2(ns)，即步骤S6中的相位差PC6(＝6(ns))与步骤S5中的相位差PC5(＝8(ns))之间的差。因此，步骤S6中的周期TN6变成1998(ns)。
类似地，在时刻ts7操作前进到步骤S7，此时调制信号MOD被从3切换到1，然后选择器44的输出被从延迟时钟信号CLKD3切换到延迟时钟信号CLKD1。于是，步骤S7中的调制宽度变成-4(ns)，即相位差PC7(＝2(ns))与相位差PC6(＝6(ns))之间的差。因此，步骤S7中的周期TN7变成1996(ns)。在时刻ts8操作前进到步骤S8，此时调制信号MOD被从1切换到0，然后选择器44的输出被从延迟时钟信号CLKD1切换到分频后的输入时钟信号CLKS。于是，步骤S8中的调制宽度变成-2(ns)，因此，步骤S8中的周期TN8变成1998(ns)。
从而，在步骤S1至S8，调制时钟信号CLKN的周期TN可被切换到2002、2004、2002、2000、1998、1996、1998、2000(ns)。具体而言，调制时钟信号CLKN的周期被调制到2000±4(ns)，以便获得25(MHz)±0.2％的调制时钟。
如上所述，在根据第一实施例的扩展频谱时钟生成电路1中，当在输入分频器单元70中对输入时钟信号CLKR进行分频之后，通过分频获得的分频后的输入时钟信号CLKS在调制电路40中被调制。这样，首先执行分频，从而生成两个时钟信号，即用于设置选择器44的切换定时的输入时钟信号CLKR以及作为调制对象的分频后的输入时钟信号CLKS。应当注意，由于输入时钟信号CLKR被分频以便获得分频后的输入时钟信号CLKS，因此这些时钟信号的相位是一致的。接下来，通过分频获得的分频后的输入时钟信号CLKS被延迟，从而生成延迟时钟信号CLKD1至CLKD10。然后，通过使用基于其执行分频的输入时钟信号CLKR，来指定分频后的输入时钟信号CLKS和延迟时钟信号CLKD1至CLKD10的信号电平稳定的时间区域，并且在这些时间区域中执行选择器44的切换操作。从而，可防止生成尖峰噪声和冒险，以便精确扩展输出时钟信号的频谱。
经分频之后的分频后的输入时钟信号CLKS的周期T1大于分频前的输入时钟信号CLKR的周期T0。因此，与输入时钟信号CLKR被调制的情形相比，在分频后的输入时钟信号CLKS被调制的情况下，可以为选择器44的切换操作确保更大的信号电平稳定的时间区域。这样，可增大扩展频谱时钟生成电路1的稳定操作裕量。此结构具有确保稳定操作裕量的优点，对于输入时钟信号CLKR的频率被增大的情形尤其如此，而这种情形是符合目前加快半导体集成电路的操作速度的趋势的。
在第一实施例的扩展频谱时钟生成电路1中，DLL电路80的延迟电路82的延迟元件和调制电路40的延迟电路42的延迟元件具有相同的器件结构。因此，DLL电路80进行操作，以获得用于致使每个延迟元件的延迟时间等于参考延迟时间tr的延迟控制信号DCS1、DCS2，并且调制电路40进行操作，以通过基于延迟控制信号DCS1、DCS2逐步将分频后的输入时钟信号CLKS延迟参考延迟时间tr，从而生成延迟时钟信号CLKD1至CLKD10。从而，可更精确地控制输出时钟信号CLKO的调制深度。由于延迟电路82的延迟元件和延迟电路42的延迟元件具有相同的器件结构，因此即使诸如相位差信号、环境温度和处理条件之类的情况发生变化，也能保持调制电路40和DLL电路80之间的相互关系恒定。
以下将说明根据本发明的第二实施例的扩展频谱时钟生成电路。除了图1所示的扩展频谱时钟生成电路1以外，第二实施例的扩展频谱时钟生成电路还包括输入分频器控制电路90。输入到输入分频器控制电路90的是为输入分频器单元70提供的分频计数器的计数值CNT。为输入分频器单元70提供的分频计数器的重载值CR被从输入分频器控制电路90输出，并被输入到输入分频器单元70和调制电路40的调制控制电路50(图3)。除了以上几点外，第二实施例的扩展频谱时钟生成电路与第一实施例的扩展频谱时钟生成电路1相同，这里略过对其的详细描述。
以下将描述操作。假定输入时钟信号CLKR的频率为40(MHz)，周期T0为25(ns)，输入分频器单元70的分频计数器的重载值CR的初始值为100，反馈分频器单元60的分频计数器的计数设定值为100。在此情况下，由于输入分频器单元70将输入时钟信号CLKR的频率除以10，因此分频后的输入时钟信号CLKS的周期T1为2500(ns)。重载值CR每变化“1”，周期T1的变化量为25(ns)。反馈分频器单元60将输出时钟信号CLKO的频率除以100。
以下将说明将分频后的输入时钟信号CLKS的周期T1以5(ns)为单位调制到2500±25(ns)的情形。为DLL电路80提供的延迟电路82的缓冲器电路的数目为5，并且参考延迟时间tr被设置为5(ns)。为调制电路40的延迟电路42提供了4个缓冲器。延迟电路42的缓冲器的数目小于用周期T0(25(ns))除以参考延迟时间tr(5(ns))所获得的值。延迟电路42输出延迟时钟信号CLKD1至CLKD4。
调制控制电路50(图3)具有步骤S1至S20，并且周期T1(2500(ns))被调制信号MOD切换。输入分频器控制电路90也具有步骤S1至S20，并且重载值CR被周期T1切换。由于用于确定调制信号MOD的切换定时和重载值CR的方法与第一实施例的相同，因此这里略过对其的详细说明。
图7示出在步骤S1至S20中重载值CR、调制信号MOD和调制时钟信号CLKN的周期TN之间的关系。在步骤S1至S3中，重载值CR＝100，分频后的输入时钟信号CLKS的周期T1为2500(ns)。随着调制信号MOD被例如用输入时钟信号CLKR的第100个时钟作为触发来按顺序换到0、1、3，选择器44顺序选择分频后的输入时钟信号CLKS、延迟时钟信号CLKD1和延迟时钟信号CLKD3。因此，调制时钟信号CLKN的调制宽度MW被顺序变为0、+5、+10(ns)，以使得调制时钟信号CLKN的周期TN被顺序变为2500、2505、2510(ns)。
在完成步骤S3之后，操作前进到步骤S4。输入分频器控制电路90通过监视计数器CNT来检测到步骤S4的转换，并将重载值CR从100切换到101。在步骤S4至S6期间，保持重载值CR＝101。由于输入分频器单元70将输入时钟信号CLKR的频率除以101，因此分频后的输入时钟信号CLKS的周期T1为2525(ns)。调制控制电路50监视重载值CR，并且检测到周期T1变为2525(ns)。即使周期T1已被改变，调制控制电路50仍可在输入时钟信号CLKR的第100个时钟的上升沿切换调制信号MOD。当调制信号MOD被依次切换到1、0、0时，调制时钟信号CLKN的调制宽度MW变为-10、-5、0(ns)。因此，调制时钟信号CLKN的周期TN变为2515、2520、2525(ns)。
如图7所示，在步骤S7至S20中，重载值CR和调制信号MOD被类似地切换。从而，在步骤S6至S16中，调制时钟信号CLKN的周期TN可按一次减小5(ns)的方式从2525(ns)减小到2475(ns)。并且，在步骤S1 6至S20中，调制时钟信号CLKN的周期TN可按一次增大5(ns)的方式从2475(ns)增大到2495(ns)。从而，可对分频后的输入时钟信号CLKS执行±1.0(％)的调制。
正如上文中充分描述的，为调制分频后的输入时钟信号CLKS，根据第二实施例的扩展频谱时钟生成电路使用用于通过改变输入分频器单元70的重载值CR来直接改变分频后的输入时钟信号CLKS的周期T1的第一装置，以及用于通过顺序选择从分频后的输入时钟信号CLKS延迟的延迟时钟信号CLKD1至CLKD4来改变周期的第二装置。
第一装置所获得的调制宽度的最小时间等于输入时钟信号CLKR的周期T0(25(ns))，因此充分大于作为第二装置所获得调制宽度的最小时间的参考延迟时间tr＝5(ns)。因此，通过用第一装置对调制宽度进行增量为25(ns)的粗略调整，并且用第二装置对其进行增量为5(ns)的精细调整，可以按5(ns)的增量任意设置调制宽度。从而，由第二装置获得的调制宽度的范围是25(ns)，因此延迟电路42所需的缓冲器的数目是4个。由于这一点，不仅可以约束延迟电路42的电路规模，还可以以精细调制宽度和高调制深度来调制分频后的输入时钟信号CLKS的周期。为延迟电路42提供的缓冲器的数目可以小于用周期T0(25(ns))除以参考延迟时间tr(5(ns))所获得的值。优选地，缓冲器的数目可以是用周期T0除以参考延迟时间tr获得的值减1所获得的值(在此实施例中缓冲器数目＝4)。从而，第一装置的调制宽度可被第二装置精细且均匀地调整，以便输出时钟信号的频谱可被更精确地扩展。
很明显，本发明不一定要限于这里所示的特定实施例，可以在不脱离本发明的精神和范围的情况下对所公开的实施例做出各种变化和修改。虽然在第一实施例中，调制控制电路50执行步骤S1至S8，但是本发明不一定限于此。调制控制电路50所执行的步骤根据分频后的输入时钟信号CLKS的周期T1的调制宽度和参考延迟时间tr而变化。例如，如果在周期T1为2000(ns)的情况下调制宽度为±6(ns)且参考延迟时间tr为2(ns)，则需要步骤S1至S12。通过将调制信号MOD变为0、1、3、6、8、9、9、8、6、3、1、0，调制时钟信号CLKN的周期TN可被切换到2002、2004、2006、2004、2002、2000、1998、1996、1994、1996、1998、2000(ns)。这使得可获得已被修改到25(MHz)±0.3(％)的调制时钟信号CLKN。
虽然在第一和第二实施例中，调制电路40位于输入分频器单元70和相位比较器11之间的路径中，但是本发明不限于此。调制电路40可被置于反馈分频器单元60和相位比较器11之间的路径中。这使得通过对输出时钟信号CLKO分频而获得的分频后的内部时钟信号CLKM能够在调制电路40中被调制。因此，可以使用输出时钟信号CLKO，在分频后的内部时钟信号CLKM和延迟时钟信号CLKD1至CLKD10的信号电平稳定的时间区域中执行选择器44的切换操作，以便防止生成尖峰噪声和冒险。
虽然在第一和第二实施例中，输入时钟信号CLKR被输入到DLL电路80中，但是本发明不限于此。输入到DLL电路80的可以是输出时钟信号CLKO。这使其能够用输出时钟信号CLKO来确定参考延迟时间tr。虽然输出时钟信号CLKO经历了频谱扩展，但是当参考延迟时间tr被确定时它并不会引起问题，这是因为输出时钟信号CLKO的周期的调制深度的值通常较小，比如百分之几或更少。很明显，调制电路40可被置于反馈分频器单元60和相位比较器11之间的路径中，并且输出时钟信号CLKO可被输入到DLL电路80。
虽然第一和第二实施例包括了DLL电路80，但是本发明不一定要限于此，也可不包括DLL电路80。但是，在此情形下，在调制电路40的延迟电路42中，无法使每个缓冲器的延迟时间与参考延迟时间tr精确一致。在不需要精确控制分频后的输入时钟信号CLKS的调制深度的情况下，不包括DLL电路80有益地导致了电路大小的减小。
应当注意，输入分频器单元70是第一分频器电路的一个示例；反馈分频器单元60是第二分频器单元的一个示例；输入时钟信号CLKR是参考时钟的一个示例；输出时钟信号CLKO是输出时钟的一个示例；分频后的输入时钟信号CLKS是分频后的参考时钟的一个示例；分频后的内部时钟信号CLKM是分频后的输出时钟的一个示例；调制信号MOD是调制信号的一个示例；参考延迟时间tr是单位延迟时间的一个示例；延迟电路42是第一延迟电路的一个示例；DLL电路80是第二延迟电路的一个示例；选择器44是选择器电路的一个示例。
通过应用本发明，可以提供能够生成扩展频谱时钟并以高精度控制参考时钟信号和输出时钟信号的相位的时钟生成电路和时钟生成方法。
本申请基于2005年9月15日提交的在先日本专利申请No.2005-268332并要求其优先权，这里通过引用将该申请的全部内容包含进来。
权利要求
1.一种时钟生成电路，其接收参考时钟作为输入并根据调制信号扩展输出时钟的频谱，该时钟生成电路包括第一分频器电路或第二分频器电路中的至少一个，该第一分频器电路用于对已被输入的所述参考时钟进行分频以输出分频后的参考时钟，该第二分频器电路用于对已被输入的所述输出时钟进行分频以输出分频后的输出时钟；第一延迟电路，用于为所述分频后的参考时钟或所述分频后的输出时钟生成多个具有不同相位的延迟时钟；选择器电路，用于响应于所述调制信号，根据与所述延迟时钟相对应的所述参考时钟或输出时钟的定时，选择性地输出所述多个延迟时钟之一；以及相位比较器，用于对不与所述延迟时钟相对应的所述分频后参考时钟或分频后输出时钟的相位和所述选择器电路所选择的延迟时钟的相位进行比较，以根据比较结果输出信号。
2.如权利要求1所述的时钟生成电路，其中所述第一延迟电路具有多个串联连接的单位延迟元件，并且其中所述单位延迟元件分别输出所述延迟时钟。
3.如权利要求2所述的时钟生成电路，包括第二延迟电路，其具有与所述第一延迟电路有相同器件结构的元件，用于控制所述多个单位延迟元件的偏置信号，以使得输入到所述单位延迟元件的第一级的时钟与从所述单位延迟元件的最末级输出的时钟之间的相位差变得等于输入到所述单位延迟元件的第一级的时钟的一个周期，并且用于将所述偏置信号输出到所述第一延迟电路。
4.如权利要求3所述的时钟生成电路，其中输入到所述单位延迟元件的第一级的时钟是所述参考时钟或所述输出时钟。
5.如权利要求1所述的时钟生成电路，其中所述第一或第二分频器电路的分频值是根据所述调制信号可变地控制的。
6.如权利要求2所述的时钟生成电路，其中所述第一或第二分频器电路的分频值是根据所述调制信号可变地控制的，并且其中为所述第一延迟电路提供的单位延迟元件的数目小于用所述参考时钟或所述输出时钟的周期除以所述单位延迟元件的延迟时间所获得的值。
7.一种时钟生成方法，用于接收参考时钟作为输入并根据调制信号扩展输出时钟的频谱，该时钟生成方法包括以下步骤执行对已被输入的所述参考时钟进行分频以输出分频后的参考时钟，或者对已被输入的所述输出时钟进行分频以输出分频后的输出时钟中的至少一个；为所述分频后的参考时钟或所述分频后的输出时钟生成多个具有不同相位的延迟时钟；响应于所述调制信号，根据与所述延迟时钟相对应的所述参考时钟或输出时钟的定时，选择性地输出所述多个延迟时钟之一；以及对不与所述延迟时钟相对应的所述分频后参考时钟或分频后输出时钟的相位和所选择的延迟时钟的相位进行比较，以根据比较结果输出信号。
8.如权利要求7所述的时钟生成方法，其中所述参考时钟或输出时钟的分频值是根据所述调制信号可变地控制的。
全文摘要
本发明提供了一种时钟生成电路和一种时钟生成方法，其能够进行扩展频谱时钟生成以及参考时钟信号和输出时钟信号的精确相位控制。为此，输入分频器单元70将输入时钟信号CLKR的频率除以50，以输出分频后的输入时钟信号CLKS。DLL电路80进行操作以获得延迟控制信号DCS1、DCS2。调制电路40响应于延迟控制信号DCS1、DCS2和从调制控制电路50输出的调制信号MOD调制分频后的输入时钟信号CLKS，以输出调制时钟信号CLKN。相位比较器11检测调制时钟信号CLKN和分频后的内部时钟信号CLKM之间的相位差。时钟生成器单元20生成具有与来自相位比较器11的相位差信号相对应的频率的输出时钟信号CLKO。
文档编号H03C3/09GK101075809SQ200510132368
公开日2007年11月21日 申请日期2005年12月21日 优先权日2005年9月15日
发明者宫崎顺吏 申请人:富士通株式会社