专利名称：延时锁相电路的制作方法
技术领域：
本发明涉及通信领域中的一种延时锁相电路，特别适用于高速串
行数据处理中的高精度延时电路，如LCD时序控制电路。
背景技术：
现有情况下，当高速串行数据传输到芯片内部时，往往需要将高 速串行数据转换成并行数据进行处理，转换过程中，需要对数据进行 采样，如果时钟精度不够，则会导致数据丢失，影响到信号传输的可 靠性，因此，时钟的精度就决定了高速串行数据是否能被正确采集。
基于这种背景技术条件下，本发明提出一种较高精度延时锁相电 路的设计，用DLL(延时锁相电路)对数据进行采样，本电路用数字电 路实现算法，用模拟电路作延时电路来实现。
发明内容
本发明所要解决的技术问题就是提供一种将高速串行数据转换 成并行数据的延时锁相电路(DLL: Delay lockline)，本发明还具有转 换速度高、功耗低和集成度高等特点。
本发明的目的是这样实现的
本发明包括延时测试电路100、延时锁相输出电路200，所述的 延时测试电路100输出控制总线与延时锁相输出电路200连接，时钟 信号输入至延时测试电路100，生成一系列计数器的计数控制信号输 出到延时锁相输出电路200;被延时信号或时钟信号输入至延时锁相
输出电路200，锁相输出电路200根据计数控制信号进行延时，输出 延时信号。
本发明延时测试电路100包括由延时锁相模块301、触发器302-1 至302-3、与非门303构成的延时电路300和由算法电路401、逻辑 控制电路402构成的延时计算电路400，其中时钟信号输入至逻辑控 制电路402，逻辑控制电路402通过控制总线分别与算法电路401、 延时锁相输出电路200连接，与非门303的出端与逻辑控制电路402 入端连接，逻辑控制电路402根据与非门303输出的检测信号生成一 系列计数控制信号，分别输入至算法电路401、延时锁相输出电路 200;算法电路401通过控制总线与延时锁相模块301连接，算法电 路401激励信号输出端与延时锁相模块301、触发器302-1、与非门 303的入端并接，算法电路401通过控制总线控制延时锁相模块301 的延迟时间，算法电路401将产生的激励信号输出至延时锁相模块 301、触发器302-1、与非门303;延时锁相模块301的出端与触发器 302-1至302-3的入端CK并接，触发器302-1的出端与触发器302-2、 与非门303的入端并接，触发器302-2的出端与触发器302-3、与非 门303的入端并接，延时锁相模块301输出激励信号至触发器302-1 至302-3的CK端，算法电路401输出激励信号至触发器302-1的D 端，激励信号由触发器302-1的Q端输出到触发器302-2的D端，激 励信号由触发器302-2的Q端输出到触发器302-3的D端，激励信号 由触发器302-2的Q端输入到与非门303的入端，与非门303输出检 测信号。
本发明延时锁相输出电路200包括由延时单元500-1至500-N-l 构成的N极大延时单元电路500和由输出单元600-1至600-N-l构成 的输出单元电路600，N为大于1的自然数，延时单元500-1至500-N-l 的各个入端与延时测试电路100连接，被延时信号或时钟依次串连连 接延时单元500-1至500-N-l,延时单元500-1至500-N-l的各个出 端分别与输出单元600-1至600-N-l的入端连接，延时单元500-1至 500-N-l在延时测试电路100输入的计数控制信号的控制下对被延时 信号或时钟进行延时输出至输出单元600-1至600-N-l,输出单元 600-1至600-N-l输出所需的延时信号。
本发明算法电路401采用除法和平均分布算法。
本发明与背景技术相比，具有如下优点
(1) 本发明采用延时锁相电路200可以实现对己有确定时钟的 较精确延时时间的计算，又可以实现对不确定时钟的较精确相对时间 的计算，例如时钟周期的1/N,2/N，…(N-1)/N的延时。
(2) 本发明各部件采用专用集成电路来实现，与通用的CMOS Logic工艺完全兼容，不需要增加纯逻辑工艺之外的任何MASK，因 此本发明具有速度高、功耗低和集成度高等优点。
图1是本发明的电原理方框图。
图2是本发明延时测试电路100的电原理方框图。
图3是本发明延时锁相输出电路200的电原理方框图。
图4是本发明延时测试电路100中时钟信号(CLK)与激励信号
(shot)的时序图。
图5是本发明延时测试电路100中激励信号(shot)延迟到1个时
钟周期时的时序图。
具体实施例方式
参照图1至图5，本发明包括延时测试电路100、延时锁相输出 电路200，图1是本发明的电原理方框图，实施例按图l连接线路。 时钟信号输入至延时测试电路100，生成一系列计数器的计数控制信 号输出到延时锁相输出电路200，被延时信号或时钟信号输入至延时 锁相输出电路200，锁相输出电路200根据计数控制信号进行延时， 输出延时信号。
本发明延时测试电路100包括由延时锁相模块301、触发器302-1 至302-3、与非门303构成的延时电路300和由算法电路401、逻辑 控制电路402构成的延时计算电路400，图2是本发明延时测试电路 100的电原理方框图，实施例按图2连接线路。其中逻辑控制电路402 根据与非门303输出的检测信号生成一系列计数控制信号，分别输入 至算法电路401、延时锁相输出电路200，算法电路401通过控制总 线控制延时锁相模块301的延迟时间，算法电路401将产生的激励信 号输出至延时锁相模块301、触发器302-1、与非门303，延时锁相模 块301输出激励信号至触发器302-1至302-3的CK端，算法电路401 输出激励信号至触发器302-1的D端，激励信号由触发器302-1的Q 端输出到触发器302-2的D端，激励信号由触发器302-2的Q端输出 到触发器302-3的D端，激励信号由触发器302-2的Q端输入到与非
门303的入端，与非门303输出检测信号。算法电路401采用除法和 平均分布算法。
本发明延时锁相输出电路200包括由延时单元500-1至500-N-1 构成的N极大延时单元电路500和由输出单元600-1至600-N-1构成 的输出单元电路600， N为大于1的自然数，图3是本发明延时锁相 输出电路200的电原理方框图，实施例按图3连接线路。延时单元 500-1至500-N-1在延时测试电路100输入的计数控制信号的控制下 对被延时信号或时钟进行延时输出至输出单元600-1至600-N-l，输 出单元600-1至600-N-1输出所需的延时信号。N极大延时单元和输 出单元都是相同的。以确保N极大延时单元的延迟时间是相同的。
本发明N极大延时单元500，包含权值为2n的(n=0，l,2,3...)的 延时单元500-1至500-N-l。该延时单元500-1至500-N-1由二选一 电路分开，二选一电路单位由一个buffer构成。延时单元500-1至 500-N-1的极数M根据延时时间T/N来决定。那么M根总线就是N 极大延时单元500的时间计数总线。极数M通过仿真来选择，使得
最快和最慢仿真条件都能满足要求。
如图2所示，时钟信号(CLK)作为延时测试电路100的输入，用 算法电路401得到一个高电平宽度为一个时钟周期T的激励信号，图 4是本发明延时测试电路100中时钟信号(CLK)与激励信号(shot)的时 序图，激励信号的间隔有K个时钟周期，K可以由设计者设定。激 励信号作为延时锁相模块301的输入。
本发明简要工作原理如下当电路刚开始工作时，延时计算电路
400中的计数器从0开始计数，对激励信号(shot)的延时小于一个时钟 周期T，见图4时钟信号(CLK)与激励信号(shot)的时序图，用激励 l(shotl)采shot的高电平，所以Q1为高，检测信号(DETECT)为低电平。
随着计数器计数值的增加，shot信号被延迟时间的渐渐增大。当 shotl的上升沿被延迟过了 shot的下降沿时，用shotl采shot信号的 低电平，所以Q1为低，再经过2个计数后，3个触发器(DFF) 302-1 至302-3都输出低电平，这也是为了滤除可能的电压毛刺等错误动作。 此时检测信号(DETECT)为高电平，图5是本发明延时测试电路100 中激励信号(shot)延迟到1个时钟周期时的时序图，此时逻辑控制电 路402记下此时的总计数值counter—all-Nl，得到计数器计数总值 counter一all-Nl后，(counter—all-Nl) /N就是N极延时每一级应该延 时的最小延时单元段数。
把得到的每一级计数器的计数值输出到延时锁相输出电路，那么 在N个输出端就得到了 T/N， 2T/N， 3T/N， ......(N-1)T/N延时的延
时信号。
实施例本发明各电路部件采用相应的专用集成电路来实现，与通 用的CMOS Logic工艺完全兼容，不需要增加纯逻辑工艺之外的任何 MASK,因此依据本发明制作的电路速度高、功耗低和集成度高。
权利要求
1、一种延时锁相电路，其特征在于包括延时测试电路(100)、延时锁相输出电路(200)，所述的延时测试电路(100)输出控制总线与延时锁相输出电路(200)连接，时钟信号输入至延时测试电路(100)，生成一系列计数器的计数控制信号输出到延时锁相输出电路(200)；被延时信号或时钟信号输入至延时锁相输出电路(200)，锁相输出电路(200)根据计数控制信号进行延时，输出延时信号。
2、 根据权利要求1所述的延时锁相电路，其特征在于延时测 试电路(100)包括由延时锁相模块(301)、触发器(302-1至302-3)、 与非门(303)构成的延时电路(300)和由算法电路(401)、逻辑控 制电路(402)构成的延时计算电路(400)，其中时钟信号输入至逻 辑控制电路(402)，逻辑控制电路(402)通过控制总线分别与算法 电路(401)、延时锁相输出电路(200)连接，与非门(303)的出端 与逻辑控制电路(402)入端连接，逻辑控制电路(402)根据与非门(303)输出的检测信号生成一系列计数控制信号，分别输入至算法 电路(401)、延时锁相输出电路(200);算法电路(401)通过控制 总线与延时锁相模块(301)连接，算法电路(401)激励信号输出端 与延时锁相模块(301)、触发器(302-1)、与非门(303)的入端并 接，算法电路(401)通过控制总线控制延时锁相模块(301)的延迟 时间，算法电路(401)将产生的激励信号输出至延时锁相模块(301 )、 触发器(302-1)、与非门(303);延时锁相模块(301)的出端与触 发器(302-1至302-3)的入端(CK)并接，触发器(302-1)的出端 与触发器(302-2)、与非门(303)的入端并接，触发器(302-2)的 出端与触发器(302-3)、与非门(303)的入端并接，延时锁相模块 (301)输出激励信号至触发器(302-1至302-3)的CK端，算法电 路(401)输出激励信号至触发器(302-1)的D端，激励信号由触发 器(302-1)的Q端输出到触发器(302-2)的D端，激励信号由触发 器(302-2)的Q端输出到触发器(302-3)的D端，激励信号由触发 器(302-2)的Q端输入到与非门(303)的入端，与非门(303)输 出检测信号。
3、 根据权利要求1所述的延时锁相电路，其特征在于延时锁 相输出电路(200)包括由延时单元(500-1至500-N-l)构成的N极 大延时单元电路(500)和由输出单元(600-1至600-N-l)构成的输 出单元电路(600)，N为大于1的自然数，延时单元(500-l至500-N-l) 的各个入端与延时测试电路(100)连接，被延时信号或时钟依次串 连连接延时单元(500-1至500-N-l)，延时单元(500-1至500-N-1) 的各个出端分别与输出单元(600-1至600-N-1)的入端连接，延时 单元(500-1至500-N-l)在延时测试电路(100)输入的计数控制信 号的控制下对被延时信号或时钟进行延时输出至输出单元(600-1至 600-N-l)，输出单元(600-1至600-N-l)输出所需的延时信号。
4、 根据权利要求1或2所述的延时锁相电路，其特征在于算 法电路(401)采用除法和平均分布算法。
全文摘要
本发明公开了一种延时锁相电路，它涉及通信领域中对时钟信号进行延时处理的数字信号处理电路。它包括延时测试电路和延时锁相输出电路。本电路可以实现对已有确定时钟的较精确延时时间的计算，又可以实现对不确定时钟的较精确相对时间的计算，能够准确进行高速串行数据到并行数据的转换。本发明的延时锁相电路与通用的CMOS Logic工艺完全兼容，不需要增加纯逻辑工艺之外的任何MASK。本发明具有速度高、功耗低和集成度高等优点，特别适用于通信领域中的高精度延时电路。
文档编号H03K5/13GK101183863SQ20071018541
公开日2008年5月21日 申请日期2007年12月18日 优先权日2007年12月18日
发明者周永川, 孙晶晶, 斌 李, 李胜利, 田素雷 申请人:中国电子科技集团公司第五十四研究所