专利名称：一种解交织方法及装置的制作方法
技术领域：
本发明主要涉及通信领域，特别是指一种解交织方法及装置。
背景技术：
HARQ ( Hybrid Automatic Repeat Request,混合自动重传请求)忮术净皮广 泛用于3G ( 3rdGeneration,第三代移动通信技术)通信系统中的HSDPA(High Speed Downlink Packet Access,高速下4亍分组接入才支术)、HSUPA (High Speed Uplink Packet Access,高速上行分组接入技术)、HSPA+ (HSPA+是HSPA的 向下演进版本，HSPA是HSDPA和HSUPA两种技术的统称)等业务，并且在 更高级的移动通信系统LTE (Long Term Evolution, 3GPP长期演进项目)中 也得到应用。数据的交织是混合自动重传请求的核心技术，用于提高信道编码 的纠错能力。数据的交织就是将系统比特与各路校验比特按照一定规律混合在 一起，从而实现比特合并。
在混合自动重传请求中，当数据发送端利用交织技术把数据传送给接收端 时，接收端必须利用解交织技术还原数据，从而实现正确的收发过程。数据的 解交织即是数据交织的逆过程，负责把混合后的数据按比特分离的要求重新分 成系统比特和多路校验比特。
混合自动重传请求的解交织由于算法复杂，数据量大，实时性要求高，需 要借助专用硬件装置并使用特殊方法加以实现，因此迫切需要一种快速、实现 简单的技术方案。
发明内容
本发明提出一种解交织方法及装置，采用多个比特拼接单元实现多路序列 并行处理，能够快速实现多路序列的分离。 本发明的技术方案是这样实现的
4一种解交织装置，包括
参数计算单元，用于计算解交织比特分离所需的参数；
比特分离单元，用于接收待解交织的数据，根据解交织算法及所述参数计 算单元计算出的参数将所述待解交织的数据分离成一路系统比特序列和至少 一路校验比特序列；
至少两个比特拼接单元，用于把经过所述比特分离单元分离后生成的多路 比特序列分别拼接成适合存储单元存储的数据序列。
优选的，还包括
序列仲裁单元，用于根据预先设置的序列优先级将所述至少两个比特拼接 单元拼接后形成的多路并行序列转换成一路串行序列；
第 一存储单元，用于存储所述序列仲裁单元转换后形成的串行序列。 优选的，还包括
第二存储单元，用于存储待解交织的数据，所述第二存储单元和所述第一 存储单元的数据位宽相同。
优选的，所述比特拼接单元的数据位宽大于所述第一存储单元或所述第二 存储单元的数据位宽。
优选的，所述比特拼接单元的数据位宽是所述第一存储单元或所述第二存 储单元数据位宽的2倍。
优选的，所述比特拼接单元包括
判断单元，用于判断拼接后的数据序列是否大于或等于所述第一存储单元 的数据位宽；
所述比特拼接单元在所述判断单元判断拼接后的数据序列大于或等于所 述第一存储单元的数据位宽时，将拼接后与所述第一存储单元数据位宽相同的 数据序列发送给所述序列仲裁单元，并将剩余的数据等待下次拼接；否则
不发送数据序列给所述序列仲裁单元。
一种解交织方法，包括
计算解交织比特分离所需的参数；
接收待解交织的数据，根据解交织算法及计算出的参数将所述待解交织的 数据分离成一路系统比特序列和至少 一路校验比特序列；把分离后生成的多路比特序列分别拼接成适合存储单元存储的数据序列。 优选的，所述把分离后生成的多路比特序列分别拼接成适合存储单元存储
的数据序列后还包括
根据预先设置的序列优先级将多路并行序列转换成一路串行序列； 存储转换后形成的串行序列。
优选的，所述把分离后生成的多路比特序列分别拼接成适合存储单元存储 的数据序列包括
判断拼接后的数据序列是否大于或等于存储单元的数据位宽；
如果是则将拼接后与所述存储单元数据位宽相同的数据序列发送，并将剩 余的数据等待下次拼接；
否则不发送数据序列。
本发明采用多个比特拼接单元实现多路序列并行处理，能够快速实现多路 序列的分离；进一步，通过序列仲裁单元，将多路并行序列转换成一路串行序 列，减小了存储单元的使用，达到了较小规模的设计；更进一步，通过设置比 特拼接单元的数据位宽是存储单元数据位宽的2倍或2倍以上，实现了解交织 的流水线工作方式，从而大大提高了效率。
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需 要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的 一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。
图1为本发明一种解交织装置优选实施例的组成结构图2为本发明一种解交织方法优选实施例的流程图3为本发明一种解交织装置一个具体实例的组成结构图4为图3所述装置的时序图。
具体实施例方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是 全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造 性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
首先对本发明所涉及的数据的解交织过程进行介绍，数据的解交织过程如
下
1、 参数计算交织矩阵的大小为W，xA^，其中W，根据调制方式的不同 可以为2( QPSK调制)、4( 16QAM调制)和6( 64QAM调制)等。乂" = ^她/ 乂洲， 其中W血。为系统比特和各路校验比特的数据量总和。为了解交织，还必须计算
' <，，
乂。/」，A^=iV,,-iV厂A^。,，其中，M,为系统比 特的数据量。
2、 解交织把系统比特与各路校验比特从交织矩阵中分离出来。对系统 比特，当乂=()并且^=()，交织矩阵中没有系统比特；当乂=0并且乂>0时， 系统比特在交织矩阵的第1行直到第W"亍；当足>0并且^=0时，系统比特 在交织矩阵前乂列的第l行；当^>0并且乂>0时，系统比特在交织矩阵前乂
列的第1行到第礼+1行，在后义w-^列的第l行到第乂行。在交织矩阵中， 除系统比特以外的数据都是校验比特。当从交织矩阵按列分离出系统比特时， 可以同时获得校验比特，其中，各路校验比特按交互顺序排列。
参照图1，示出了本发明一种解交织装置优选实施例的结构框图。所述解 交织装置100包括参数计算单元110、比特分离单元120、至少两个比特拼接 单元130、序列仲裁单元140、第一存储单元150和第二存储单元160。
所述参数计算单元110,用于计算解交织比特分离所需的参数。
所述参数计算单元IIO,用于完成所述比特分离单元120所需参数的计算。 这些参数包括矩阵的行数乂。w和列数乂。/,特征参数礼和礼，所述各参数在 前面已经进行了详细介绍，在此不再赘述。
所述比特分离单元120,用于接收待解交织的数据，4艮据解交织算法及所 述参数计算单元110计算出的参数将所述待解交织的数据分离成一路系统比 特序列和至少一路校验比特序列。
所述比特分离单元120根据解交织算法，结合数据的存储方法，对各路序列实行分离处理，即按照数据特性的不同，把存储单元中的数据分离成一路系
统比特序列和各路校验比特序列。比特分离单元120的数据位宽与储存单元数 据位宽相同。
所述比特拼接单元130,用于把经过所述比特分离单元120分离后生成的 比特序列分别拼接成适合存储单元存储的数据序列。
所述比特拼接单元130把经过比特分离后生成的多路比特序列拼接成存 储单元的数据存放格式。由于存在系统比特序列和多路校验比特序列，所以比 特拼接单元130的数量按照算法要求可以为两个或多个，采用多个比特拼接单 元130实现多路序列并行处理，能够快速实现多路序列的分离。为了达到流水 线处理的目的，本发明实施例中拼接单元的数据位宽优选为存储单元数据位宽 的2倍或2倍以上。
所述比特拼接单元130包括判断单元和发送单元，所述判断单元用于判断 拼接后的数据序列是否大于或等于所述第一存储单元150的数据位宽。
所述发送单元，用于在所述判断单元判断出所述拼接后的数据序列大于或 等于所述第一存储单元150的数据位宽时，将拼接后的数据序列按照所述第一 存储单元150的数据位宽发送给所述序列仲裁单元140,并将剩余的数据等待 下次拼接；否则不发送数据序列给所述序列仲裁单元140。
各个比特拼接单元130从比特分离单元120获得各自的数据，然后把数据
按照存储单元的格式进行拼接。如果拼接后的数据达到或超过存储单元数据位 宽时，比特拼接单元130就把与存储单元数据位宽等长的数据传送给序列仲裁 单元140,剩余的数据等待下次拼接；如果拼接后的数据小于存储单元数据位 宽时，该数据继续等待下次拼接，这时，比特拼接单元130不向序列仲裁单元 140传送数据。
所述序列仲裁单元140，用于根据预先设置的序列优先级将所述至少两个 比特拼接单元130拼接后形成的多路并行序列转换成一路串行序列。
为了达到较小规模设计，减少存储单元的使用，本发明实施例优选把经过 拼接后的各路并行序列转换成一路串行序列，然后存》文于一个存储单元中。序 列仲裁单元140的作用就是按照预先设定的序列优先级，把各路并行序列转换 成一路串行序列，序列优先级可任意设定，不同序列可以具有不同的优先级，如可以设定系统比特序列的优选级为最高，各路校验比特序列的优先级也可以根据实际要求进^f设置。序列仲裁单元140的数据位宽与存储单元数据位宽相 同。所述第一存储单元150,用于存储所述序列仲裁单元140转换后形成的串 行序列。所述第二存储单元160，用于存储待解交织的数据，所述第二存储单元160 和所述第一存储单元150的数据位宽相同。所述比特拼接单元130的数据位宽大于所述第一存储单元150和所述第二 存储单元160的数据位宽。本发明采用多个比特拼接单元实现多路序列并行处理，能够快速实现多路 序列的分离；进一步，通过序列仲裁单元，将多路并行序列转换成一路串行序 列，减小了存储单元的使用，达到了较小规模的设计；更进一步，通过设置比 特拼接单元的数据位宽是存储单元数据位宽的2倍或2倍以上，实现了解交织 的流水线工作方式，从而大大提高了效率。参照图2，示出了本发明一种解交织方法优选实施例的流程图。所述方法 包括步骤步骤S210、计算解交织比特分离所需的参数。步骤S220、接收待解交织的数据，根据解交织算法及计算出的参数将所 述待解交织的数据分离成一路系统比特序列和至少 一路校验比特序列。步骤S230、把分离后生成的多路比特序列分别拼接成适合存储单元存储 的数据序列。步骤S240、根据预先设置的序列优先级将多路并行序列转换成一路串行 序列，存储转换后形成的串行序列。 其中，所述步骤S230具体为判断拼接后的数据序列是否大于或等于存储单元的数据位宽； 如果是则将拼接后与所述存储单元数据位宽相同的数据序列发送，并将剩余的数据等待下次拼接，否则不发送数据序列。所述方法实施例是与所述装置实施例相对应的，在方法实施例部分未详细描述的部分请参照装置实施例相关部分的描述。下面是4十7十TD画SCDMA(Time Division-Synchronous Code Division Multiple Access,时分同步的码分多址技术)无线通信系统中HSDPA业务的混 合自动重传请求解交织算法，对本明实施例技术方案及其取得的有益效果进行 详细的说明。HSDPA混合自动重传请求解交织完成对三路比特序列的分离。 参照图3，本发明一种解交织装置具体实例的组成结构图。所述解交织装置300 包括两个存储单元(第一存储单元350和第二存储单元360)、 一个比特分离 单元320、 一个参数计算单元310、三个比特拼接单元330、 一个序列仲裁单 元340，其中比特拼接单元330的数据位宽是存储单元数据位宽的2倍。
所述装置的工作过程和工作原理是
第一步将解交织前混合有系统比特、第一校验比特和第二校验比特的数 据存储于第二存储单元360中，存储单元数据位宽为32位。同时，参数计算 单元310完成乂。、 ^。'、 ^和^等参数的计算。
第二步比特分离单元320从第二存储单元360接收输入数据，完成三路 比特序列的分离工作。同时，该单元把分离后的数据传送给三个比特拼接单元 330,比特分离单元320的tt据位宽为32位。
第三步三个比特拼接单元330从比特分离单元320获得各自的数据，分 别把数据按照存储单元的格式进行拼接，拼接前的数据为32位宽，拼接后的 数据为64位宽。当4并接后的有效数据达到或超过32位时，比特拼接单元330 把该32位数据传送给序列仲裁单元340，剩余的数据等待下次拼接；如果拼 接后的有效数据小于32位时，该数据继续等待下次拼接，这时，比特拼接单 元330不向序列仲裁单元340传送数据。
第四步序列仲裁单元340同时接收从三个拼接单元传来的数据，按照预 先设定的序列优先级,把三路并行的32位宽序列转换成一路串行的32位宽序 列。本实例设定系统比特序列具有最高优先级、第一校验比特序列居中、第二 校验比特序列最低。
第五步将序列仲裁单元340的输出数据存储于第一存储单元350中。
所述装置300按照流水线方式工作，参照图4，为所述装置的时序图，其 中n为解交织前的混合数据占有的第二存储单元360的存储地址数。
本领域普通技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，所述的程序可以存储于一计算机可 读取存储介质中，该程序在执行时，包括如上述方法实施例的步骤，所述的存
储介质，如磁碟、光盘、只读存储记忆体(Read-Only Memory, ROM)或 随机存储记忆体(Random Access Memory, RAM)等。在本发明各方法实施 例中，所述各步骤的序号并不能用于限定各步骤的先后顺序，对于本领域普通 技术人员来讲，在不付出创造性劳动性的前提下，对各步骤的先后变化也在本 发明的保护范围之内。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发 明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发 明的保护范围之内。
权利要求
1.一种解交织装置，其特征在于，包括参数计算单元，用于计算解交织比特分离所需的参数；比特分离单元，用于接收待解交织的数据，根据解交织算法及所述参数计算单元计算出的参数将所述待解交织的数据分离成一路系统比特序列和至少一路校验比特序列；至少两个比特拼接单元，用于把经过所述比特分离单元分离后生成的多路比特序列分别拼接成适合存储单元存储的数据序列。
2. 根据权利要求1所述的解交织装置，其特征在于，还包括序列仲裁单元，用于根据预先设置的序列优先级将所述至少两个比特拼接 单元拼接后形成的多路并行数据序列转换成一路串行数据序列；第一存储单元，用于存储所述序列仲裁单元转换后形成的串行数据序列。
3. 根据权利要求2所述的解交织装置，其特征在于，还包括 第二存储单元，用于存储所述待解交织的数据；所述第二存储单元和所述第一存储单元的数据位宽相同。
4. 根据权利要求3所述的解交织装置，其特征在于 所述比特拼接单元的数据位宽大于所述第一存储单元或所述第二存储单元的数据位宽。
5. 根据权利要求4所述的解交织装置，其特征在于 所述比特拼接单元的数据宽度是所述第一存储单元或所述第二存储单元数据宽度的2倍。
6. 根据权利要求2至5任一项所述的解交织装置，其特征在于，所述比 特拼接单元包括判断单元，用于判断拼接后的数据序列是否大于或等于所述第一存储单元 的数据位宽；发送单元，用于在所述判断单元判断出所述拼接后的数据序列大于或等于 所述第 一存储单元的数据位宽时，将拼接后的数据序列4姿照所述第一存储单元 的数据位宽发送给所述序列仲裁单元，并将剩余的数据等待下次拼接；否则不发送数据序列给所述序列仲裁单元。
7. —种解交织方法，其特征在于，包括 计算解交织比特分离所需的参数；接收待解交织的数据，根据解交织算法及计算出的所述参数将所述待解交 织的数据进行分离，生成一路系统比特序列和至少一路校验比特序列；把分离后生成的多路比特序列分别拼接成适合存储单元存储的数据序列。
8. 根据权利要求7所述的解交织方法，其特征在于，所述把分离后生成 的多路比特序列分别拼接成适合存储单元存储的数据序列后还包括根据预先设置的序列优先级将多路并行序列转换成一路串行序列； 存储转换后形成的所述串行序列。
9. 根据权利要求7或8所述的解交织方法，其特征在于，所述把分离后 生成的多路比特序列分别拼接成适合存储单元存储的数据序列包括判断拼接后的数据序列是否大于或等于所述存储单元的数据位宽； 如果是，则将拼接后与所述存储单元数据位宽相同的数据序列发送，并将 剩余的数据等待下次拼接； 否则不发送数据序列。
全文摘要
本发明公开了一种解交织方法及装置，所述解交织装置包括参数计算单元，用于计算解交织比特分离所需的参数；比特分离单元，用于接收待解交织的数据，根据解交织算法及所述参数计算单元计算出的参数将所述待解交织的数据分离成一路系统比特序列和至少一路校验比特序列；至少两个比特拼接单元，用于把经过所述比特分离单元分离后生成的多路比特序列分别拼接成适合存储单元存储的数据序列。本发明通过采用多个比特拼接单元实现多路序列并行处理，能够快速实现多路序列的分离。
文档编号H03M13/00GK101515843SQ200910081819
公开日2009年8月26日 申请日期2009年4月10日 优先权日2009年4月10日
发明者唐良冬 申请人:北京天碁科技有限公司