专利名称：一种GaAs HBT超高速时钟分配电路的制作方法
技术领域：
本发明涉及半导体集成电路设计技术领域，尤其涉及一种GaAs HBT超高速时钟分 配电路。
背景技术：
砷化镓异质结双极型晶体管(GaAs HBT)因其优秀的高频及击穿性能，成为设计制 造射频电路及超高速数模混合电路的最佳选择之一。采用GaAs HBT工艺设计制造的集成 电路，具有更高的工作频率和更宽的带宽，并且具有良好的器件匹配性能，适合用于超高速 大规模数模混合集成电路。在这些基于GaAs HBT工艺的超高速电路中，通常时钟信号达到了 GHz以上，所以 通常不能以方波的形式提供，而只能以较为方便获得的正弦形式提供。这就需要在电路中 通过时钟预驱动器将低摆率的正弦时钟信号转换为具有陡峭上升沿和下降沿的方波形式， 以供其所驱动的数字电路使用。为了尽可能多地挖掘GaAs HBT的高速性能，通常采用具有高速性能的ECL逻辑。 ECL电路为对称全差分电路结构，要求提供较强的驱动。在电路复杂度较高的超高速电路 中，仅仅依靠时钟预驱动器来驱动所有负载不能达到充分驱动的要求，也就不能获得超高 速运作。由于超高速电路中时钟频率达到了微波频段，所以电路中的互联线不能再按照集 总参数原件来处理，而必须考虑其分布效应。与此同时，超高速电路中的信号完整性也对电 路设计，尤其是时钟路径传输线提出了严格要求。设计不恰当的时钟路径传输线，将导致信 号发生不匹配和反射、出现振铃及过冲等现象，使电路发生紊乱，不能在超高速时钟频率下 正常工作。
发明内容
(一)要解决的技术问题有鉴于此，本发明的主要目的在于提供一种GaAs HBT超高速时钟分配电路，以提 供充分的驱动能力及信号完整性。( 二 )技术方案为达到上述目的，本发明提供了一种GaAs HBT超高速时钟分配电路，该电路包括 时钟预驱动器、第二级时钟驱动器、时钟路径传输线，和时钟路径传输线上的串联电阻及端 接阻容网络，其中时钟预驱动器，用于对输入的正弦差分时钟信号CLK_P和CLK_N进行缓冲放大，并 输出给第二级时钟驱动器；第二级时钟驱动器，在电路中的具体数目与其所要驱动的负载数目有关，用于将 时钟预驱动器的输出信号Cl_p和C1_N进行再次缓冲放大，并输出给时钟路径传输线；时钟路径传输线，作为时钟信号传播路径，用于将第二级时钟驱动器输出的时钟信号C2_P、C2_N和C3_P、C3_N传输到负载；时钟路径传输线上的串联电阻及端接阻容网络，用于提高整个超高电路中时钟信 号的完整性。上述方案中，所述时钟预驱动器是一个对称的全差分结构，采用具有高速性能的 发射极耦合逻辑ECL，将作为整个超高速电路的时钟的正弦差分信号CLK_P、CLK_N作为其 输入，通过该时钟预驱动器的处理，将正弦波形修正为摆率比正常情况较高的陡峭方波信号。上述方案中，所述时钟预驱动器采用差分发射极跟随器作为输出级。上述方案中，所述第二级时钟驱动器采用ECL对称全差分结构，对时钟预驱动器 的输出信号Cl_p和C1_N进行再次缓冲放大，使时钟信号的摆率比正常情况更大，提供比正 常情况更短的上升沿和下降沿。上述方案中，在该时钟分配电路中，有多个时钟驱动器，并且根据负载数目不同而 并联相应数目的第二级时钟驱动器输出来增强驱动能力，使所有负载都得到充分驱动。上述方案中，所述时钟路径传输线为芯片中的金属走线，用于将第二级时钟驱动 器输出的高速时钟信号传输到所要驱动的负载端。上述方案中，在所述时钟路径传输线上的串联电阻及端接阻容网络中，串联电阻 位于时钟路径传输线分叉点的两侧，用于吸收由于时钟路径传输线不连续性所造成的信号 反射，使时钟信号不发生严重失真；在负载链的末端，时钟路径传输线到达其所要驱动的最 后一个负载，也出现了传输线的不连续，同样会产生信号反射；端接阻容网络采用电阻-电 容串联网络对时钟路径传输线的末端进行端接，弥补其不连续性，进而提高信号完整性。上述方案中，该时钟分配电路在设计过程中，除了时钟预驱动器及第二级时钟驱 动器需要经过原理图仿真验证之外，所有的无源网络，包括时钟路径传输线、时钟路径传输 线上的串联电阻及端接阻容网络都需要经过电磁仿真验证，然后整体电路需要进行原理图 +电磁联合仿真验证。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果本发明提供的GaAs HBT超高速时钟分配电路，可以应用于采用GaAsHBT工艺设计 的超高速数模混合集成电路；电路中的时钟预驱动器子电路可以将输入的正弦形式时钟信 号转换为具有高摆率的方波形式时钟信号；时钟驱动器提供了充分的驱动能力；时钟路径 传输线及其上的串联电阻和阻容端接网络，提供完好的时钟信号完整性。
图1为GaAs HBT超高速时钟分配电路的整体框图；图2为时钟预驱动器的电路图；图3为第二级时钟驱动器的电路图；图4为时钟路径传输线及其上的串联电阻和阻容端接网络的示意图；图5为时钟路径传输线无串联电阻和阻容端接网络时电路中的时钟信号波形；图6为时钟路径传输线有串联电阻和阻容端接网络时电路中的时钟信号波形。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。需要说明的是，本发明所提供的电路是对称全差分结构，所有对称的HBT晶体管 及无源器件都是完全匹配的；电路的供电电源上轨为= ov，下轨为Vee = -5. IV，以使该 电路与ECL数字电路兼容。如图1所示，图1为GaAs HBT超高速时钟分配电路的整体框图。该时钟分配电 路，包扩时钟预驱动器11、第二级时钟驱动器12、时钟路径传输线13，和时钟路径传输线上 的串联电阻14及端接阻容网络15、16。时钟预驱动器11是一个对称的全差分结构，采用具有高速性能的发射极耦合逻 辑(ECL)，将作为整个超高速电路的时钟的正弦差分信号CLK_P、CLK_N作为其输入，通过该 时钟预驱动器的处理，将正弦波形修正为摆率较高的陡峭方波信号。时钟预驱动器中的输 出级为差分发射极跟随器，可以提供较强的驱动能力。如图2所示，图2为时钟预驱动器的电路图。可以看到，整个电路为对称全差分结 构，正弦差分时钟信号CLK_P、CLK_N输入到由HBT晶体管QpQ2及电阻R1-R4构成的第一级 差分放大器中，其中R1-R2为发射极串联负反馈电阻，用于提高输入级的线性度；R17和R18为 50欧姆电阻，完成输入端口的阻抗匹配。第一级差分放大器之后有两级相同结构的差分放 大器，分别由HBT晶体管Q3-Q4、电阻R5-R6和HBT晶体管Q5-Q6、电阻R7-R8构成，提供较大的 缓冲增益。输出级为差分射极跟随器，由HBT晶体管Q7-Q8构成，提供良好的驱动能力。ECL 逻辑电路采用尾电流源提供偏置电流，如图2中所示的HBT晶体管Q9-Q13和电阻R9-R13组成 各级的偏置微电流源。镜像电流源由HBT晶体管Q14-Q15、电阻R14-R16及电容C1-C2构成，为 所有尾电流源提供参考电压。通过控制镜像电流源中电压控制端V_Ctrl的电压，即可控制 所有微电流源所提供的电流大小。第二级时钟驱动器12采用ECL对称全差分结构，对时钟预驱动器的输出信号Cl_ P和C1_N进行再次缓冲放大，使时钟信号的摆率更大，提供更短的上升沿和下降沿。在整个 时钟分配电路中，有多个时钟驱动器，并且根据负载数目不同而并联相应数目的第二级时 钟驱动器输出来增强驱动能力，使所有负载都得到充分驱动。如图3所示，图3为第二级时钟驱动器的电路图。可以看到，电路为对称全差分结 构，时钟预驱动器的差分输出信号C1_P、C1_N输入到和电阻R19-R2tl —起构成差分放大器的 HBT晶体管Q16-Q17的基极，然后被放大的信号通过由HBT晶体管Q18-Q19构成的输出级射极 跟随器缓冲输出C2_P、C2_N。由HBT晶体管Q2tl-Q22和电阻R21-R23构成的尾电流源提供电路 的偏置电流，可以看到，尾电流源基极统一连接到时钟预驱动器中镜像电流源的参考电压 V_Ref，从而，时钟预驱动器和第二级时钟驱动器可以共用同一个镜像电流源。需要说明的 是，在整个时钟分配电路中，存在有多个时钟驱动器，并且根据负载数目不同而并联相应数 目的第二级时钟驱动器输出来增强驱动能力，使所有负载都得到充分驱动。时钟路径传输线13为芯片中的金属走线，其作用是将第二级时钟驱动器12输出 的高速时钟信号传输到所要驱动的负载端。因为时钟速度极高，通常达到几GHz以上，所以 时钟路径传输线不是简单的金属互联线，表现出明显的传输线效应。因此，时钟路径传输线 的宽度、版图形状都需要根据传输线理论来计算。时钟路径传输线的设计，需要考虑到芯片所用GaAs衬底的厚度及介电常数、金属层的厚度、负载端口输入阻抗等。时钟路径传输线 的特征阻抗要与所驱动的负载的端口输入阻抗相匹配，才能尽可能减小信号的反射，提供 高质量的时钟信号。时钟路径传输线的设计，还要使得所有同级的负载都得到同步驱动，即 要考虑时钟路径传输线上信号的延迟，尽量使同级负载的时钟路径传输线长度相同。另外， 所有成对的差分时钟路径传输线，也要尽量保证相同走线长度。时钟路径传输线上的串联电阻14及端接阻容网络15、16用于提高整个超高电路 中时钟信号的完整性。为了提供给同级负载相同长度的时钟路径传输线长度，时钟信号需 要从负载链的中间位置加入，同时向左右两边传输信号，这就出现了时钟路径传输线的分 叉，也就是不连续性。时钟路径传输线上的串联电阻位于时钟路径传输线分叉点的两侧，可 以吸收由于时钟路径传输线不连续性所造成的信号反射，使时钟信号不发生严重失真。在 负载链的末端，时钟路径传输线到达其所要驱动的最后一个负载，也出现了传输线的不连 续，同样会产生信号反射。端接阻容网络采用电阻-电容串联网络对时钟路径传输线的末 端进行端接，弥补其不连续性，从而提高信号完整性。串联电阻及端接阻容网络有效消除超 高速时钟信号传输路径上由于阻抗不匹配而引起的各种信号完整性问题，如时钟信号发生 严重反射、出现振铃及过冲等，使超高速电路中的时钟信号完整、纯净。如图4所示，图4为本发明实施例中时钟路径传输线及其上的串联电阻和阻容端 接网络的示意图。图中所示41为电路版图中抽取出来的时钟路径传输线，42为传输线分 叉处的串联电阻，43为时钟的驱动负载锁存器，44、45分别为时钟路径传输线阻容端接网 络中的电阻和电容。电路设计过程中，通过GaAs衬底的厚度及介电常数，以及负载锁存器 的输入阻抗，计算出阻抗匹配的传输线的宽度，并在版图设计中尽量使同级负载的时钟路 径传输线长度保持相同，同时也保证所有成对的差分时钟路径传输线长度相同。版图设计 完成之后，将时钟路径传输线从版图中抽取出来带入电磁仿真软件(如本实施例中所采用 的Agilent公司的ADS仿真器)中得到其电磁仿真模型，然后将该电磁仿真模型带入到原 理图仿真器中(ADS仿真器)，与所有有源器件及电阻、电容一起进行原理图+EM联合仿真。 通过在联合仿真中调整和优化电路参数，尤其是调整和优化时钟路径传输线上串联电阻及 阻容端接网络中的电阻和电容的值，使时钟分配电路中的时钟信号完整，所有负载都得到 完好的充分驱动。在本实施例中，时钟路径传输线的宽度为12 μ m，时钟路径传输线上串联 电阻为9 Ω，阻容端接网络中电阻值为110 Ω，电容值为0. 2pF。如图5和图6所示分别为时钟路径传输线上没有和有串联电阻和阻容端接网络 时，电路中的时钟信号波形。可以看到，图5中时钟路径传输线上存在严重的反射，与原始 波形叠加在一起，已经完全不能分辨5GHz时钟信号的高电平和低电平，负载电路在这样质 量的时钟信号驱动下无法正常工作。图6所示为加入串联电阻和阻容端接网络之后，电 路在5GHz时钟频率下时钟信号质量完好，没有明显过冲及振铃；并且时钟差分幅度达到 0. 4pF，完全满足充分驱动负载的要求。在时钟路径传输线上加入串联电阻和阻容端接网 络，对于提高时钟信号的完整性效果非常明显。整个时钟分配电路的设计过程，除了时钟预驱动器及第二级时钟驱动器需要经过 原理图仿真验证之外，所有的无源网络，包括时钟路径传输线、串联电阻及端接阻容网络都 需要经过严格的电磁(EM)仿真验证，然后整体电路需要进行原理图+EM联合仿真验证。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
1. 一种GaAs HBT超高速时钟分配电路，其特征在于，该电路包括时钟预驱动器、第二 级时钟驱动器、时钟路径传输线，和时钟路径传输线上的串联电阻及端接阻容网络，其中时钟预驱动器，用于对输入的正弦差分时钟信号CLK_P和CLK_N进行缓冲放大，并输出 给第二级时钟驱动器；第二级时钟驱动器，在电路中的具体数目与其所要驱动的负载数目有关，用于将时钟 预驱动器的输出信号C1_P和C1_N进行再次缓冲放大，并输出给时钟路径传输线；时钟路径传输线，作为时钟信号传播路径，用于将第二级时钟驱动器输出的时钟信号 C2_P、C2_N 和 C3_P、C3_N 传输到负载；时钟路径传输线上的串联电阻及端接阻容网络，用于提高整个超高电路中时钟信号的 完整性。
2.根据权利要求1所述的GaAsHBT超高速时钟分配电路，其特征在于，所述时钟预驱 动器是一个对称的全差分结构，采用具有高速性能的发射极耦合逻辑ECL，将作为整个超高 速电路的时钟的正弦差分信号CLK_P、CLK_N作为其输入，通过该时钟预驱动器的处理，将 正弦波形修正为摆率比正常情况较高的陡峭方波信号。
3.根据权利要求2所述的GaAsHBT超高速时钟分配电路，其特征在于，所述时钟预驱 动器采用差分发射极跟随器作为输出级。
4.根据权利要求1所述的GaAsHBT超高速时钟分配电路，其特征在于，所述第二级时 钟驱动器采用ECL对称全差分结构，对时钟预驱动器的输出信号C1_P和C1_N进行再次缓 冲放大，使时钟信号的摆率比正常情况更大，提供比正常情况更短的上升沿和下降沿。
5.根据权利要求1所述的GaAsHBT超高速时钟分配电路，其特征在于，在该时钟分配 电路中，有多个时钟驱动器，并且根据负载数目不同而并联相应数目的第二级时钟驱动器 输出来增强驱动能力，使所有负载都得到充分驱动。
6.根据权利要求1所述的GaAsHBT超高速时钟分配电路，其特征在于，所述时钟路径 传输线为芯片中的金属走线，用于将第二级时钟驱动器输出的高速时钟信号传输到所要驱 动的负载端。
7.根据权利要求1所述的GaAsHBT超高速时钟分配电路，其特征在于，在所述时钟路 径传输线上的串联电阻及端接阻容网络中，串联电阻位于时钟路径传输线分叉点的两侧， 用于吸收由于时钟路径传输线不连续性所造成的信号反射，使时钟信号不发生严重失真; 在负载链的末端，时钟路径传输线到达其所要驱动的最后一个负载，也出现了传输线的不 连续，同样会产生信号反射；端接阻容网络采用电阻-电容串联网络对时钟路径传输线的 末端进行端接，弥补其不连续性，进而提高信号完整性。
8.根据权利要求1所述的GaAsHBT超高速时钟分配电路，其特征在于，该时钟分配电 路在设计过程中，除了时钟预驱动器及第二级时钟驱动器需要经过原理图仿真验证之外， 所有的无源网络，包括时钟路径传输线、时钟路径传输线上的串联电阻及端接阻容网络都 需要经过电磁仿真验证，然后整体电路需要进行原理图+电磁联合仿真验证。
全文摘要
本发明公开了一种GaAs HBT超高速时钟分配电路，包括时钟预驱动器，用于对输入的正弦差分时钟信号CLK_P和CLK_N进行缓冲放大，并输出给第二级时钟驱动器；第二级时钟驱动器，在电路中的具体数目与其所要驱动的负载数目有关，用于将时钟预驱动器的输出信号C1_P和C1_N进行再次缓冲放大，并输出给时钟路径传输线；时钟路径传输线，作为时钟信号传播路径，用于将第二级时钟驱动器输出的时钟信号C2_P、C2_N和C3_P、C3_N传输到负载；时钟路径传输线上的串联电阻及端接阻容网络，用于提高整个超高电路中时钟信号的完整性。利用本发明，提供了完好的时钟信号完整性。
文档编号H03K19/003GK102006049SQ20091009196
公开日2011年4月6日 申请日期2009年9月2日 优先权日2009年9月2日
发明者刘新宇, 吴旦昱, 武锦, 金智, 陈高鹏 申请人:中国科学院微电子研究所