闩锁侦测技术的制作方法与工艺

本揭示内容是针对提供有弹性及紧密的闩锁设计规则

背景技术：
在集成电路(IC)中，四层pnpn结构可能发生闩锁。该pnpn结构包含双极晶体管。在不正常状态下，该双极晶体管可能被触发刺激(triggerstimulus)，例如集成电路的输入或输出接脚或电源接垫(powerpad)上的正或负电压尖峰或正或高负电流加压(current-forcing)，而开启。如果晶体管在反馈回路中的增益的乘积是够大(例如，b1xb2大于1)以维持再生，则在pnpn结构中会产生不理想的电流路径。有大量的电流可能通过pnpn结构而导致闩锁。例如，大量的电流可由电源供应器或I/O接垫流到接地。闩锁可能造成电路失灵及/或不可逆地损坏IC。用以预防闩锁的习知技术包括减少阱及基板电阻以产生较低的电压降。使用包围晶体管诸阱的防护环(guardring)可达成降低基板电阻。例如，重度掺杂n型防护环可包围n型阱，以及重度掺杂p型防护环可包围p型阱。阱分接头(welltap)是要使阱连接至防护环，以降低寄生电阻。防护环有必须符合的特定闩锁设计规则，例如环的宽度，环至I/O接垫阱分接头长度的距离。这些设计规则相对大又无弹性。大闩锁设计规则的无弹性限制设计者在设计IC布局时的弹性以及预防闩锁需要的大芯片面积。

技术实现要素：
具体实施例大体有关于包含闩锁侦测电路的半导体装置。在一具体实施例中，揭示一种装置，该装置包含耦合至该装置的第一及第二电源轨(powerrail)的第一电路。该第一电路在闩锁状态存在下经受闩锁事件。该闩锁事件包括建立于该第一及该第二电源轨之间的低电 阻路径。该装置也包含耦合至该第一电路的闩锁感测(LUS)电路。该LUS电路经组态成接收来自该第一电路的LUS输入讯号以及产生至该第一电路的LUS输出讯号。在该输入讯号为指示闩锁状态存在的有效闩锁讯号时，该LUS电路产生于该低电阻路径中建立中断的有效LUS输出讯号，以终止该闩锁事件。在另一具体实施例中，揭示一种形成装置的方法，该方法包括：提供用于该装置的基板。形成第一电路于该基板上。该第一电路耦合至该装置的第一及第二电源轨。该第一电路在闩锁状态存在下经受闩锁事件。该闩锁事件包括建立于该第一及该第二电源轨之间的低电阻路径。形成闩锁感测(LUS)电路于该基板上。该LUS电路耦合至该第一电路。该LUS电路经组态成接收来自该第一电路的LUS输入讯号以及产生至该第一电路的LUS输出讯号。在该输入讯号为指示闩锁状态存在的有效闩锁讯号时，该LUS电路产生于该低电阻路径中建立中断的有效LUS输出讯号，以终止该闩锁事件。在另一具体实施例中，揭示一种形成装置的方法。提供用于该装置的基板。形成第一电路于该基板上。该第一电路耦合至该装置的第一及第二电源轨。该第一电路在闩锁状态存在下经受闩锁事件。该闩锁事件包括建立于该第一及该第二电源轨之间的低电阻路径。该方法更包括：在该基板上形成耦合至该第一电路的闩锁感测(LUS)电路。该LUS电路包含在该第一及该第二电源轨之间串联耦合的第一及第二晶体管。该LUS电路系经组态成接收来自该第一电路的LUS输入讯号以及产生至该第一电路的LUS输出讯号。在该输入讯号为指示闩锁状态存在的有效闩锁讯号时，该LUS电路产生于该低电阻路径中建立中断的有效LUS输出讯号，以终止该闩锁事件。由以下的说明及附图可明白揭示于本文的具体实施例的以上及其它优点和特征。此外，应了解，描述于本文的各种具体实施例的特征彼此都不互斥而且可存在于各种组合及排列中。附图说明附图中，类似的部件大体在各图中用相同的组件符号表示。再者，附图不一定按照比例绘制，反而大体以强调方式图解说明本发明的原 理。在以下的说明中，在描述本发明的各种具体实施例时参考以下附图。图1图示装置的一具体实施例；图2a至图2b图示具有闩锁侦测电路的装置的具体实施例；以及图3图示闩锁侦测电路的一具体实施例。具体实施方式具体实施例大体有关于半导体装置。在一具体实施例中，该装置包含闩锁侦测电路，该闩锁侦测电路侦测闩锁以及预防它继续。例如，该装置可为任何一种半导体装置，如集成电路(IC)。该IC可合并至或用于例如，电子产品、计算器、手机及个人数位助理(PDA)。该装置也可合并至其它类型的产品。图1图图示装置100的具体实施例的一部份。如图示，该部份包含多个单元120。在一具体实施例中，该等单元为反相器单元。例如，该等反相器单元在第一及第二电源轨102、104之间并联耦合。该第一电源轨可为VDD(工作电压)以及该第二电源轨可为VSS(接地)。反相器单元包含在该等电源轨之间串联耦合的第一及第二晶体管130、140。该第一晶体管为p型金属氧化物半导体(MOS)晶体管以及该第二晶体管为n型MOS晶体管。因此，该反相器为互补MOS(CMOS)结构。该第一晶体管的第一端子耦合至该第一电源轨，而第一晶体管的第二端子耦合至该第二晶体管的第二端子。该第二晶体管的第一端子耦合至该第二电源轨。该第一晶体管的主体耦合至该第一电源轨以及该第二晶体管的主体耦合至第二电源轨。该反相器的输入122共享地耦合至该等晶体管的栅极。该反相器的输出124共享地耦合至该等晶体管的第二端子。该反相器形成于半导体基板上，例如硅，也可有用其它类型的基板。形成在基板上的反相器结构的产品为寄生电路160。该寄生电路为可能经受闩锁的基于pnpn结构。如图示，该寄生电路包含一对寄生双极晶体管Q1及Q2。第一晶体管Q1为PNP晶体管，其具有耦合至该第一电源轨的第一发发射极端子e1以及经由p型阱电阻器Rpw耦合至该第二电源轨的第一集电极端子c1。第二晶体管Q2为NPN晶体管，其具有耦合至 Q1的第一基极端子b1及经由n型阱电阻器Rnw耦合至该第一电源轨的第二发射极端子e2。Q2的第二集电极端子c2耦合至该第二电源轨。Q2的第二基极端子b2耦合于该第一集电极端子、Rpw之间。该装置的部份包含接垫110。该接垫提供产生闩锁状态的触发刺激的注入源，如箭头112所示。可能无意中提供触发刺激给接垫。例如，该触发刺激可为在接垫处的杂讯尖峰。该触发刺激产生由电源轨间的pnpn结形成的低电阻路径(闩锁路径)，如箭头170所示。在一些具体实施例中，接垫可刻意提供触发刺激作为闩锁测试的一部份。例如，接垫可为I/O接垫或电源接垫。在I/O接垫的情形下，该闩锁测试刺激可为电流注入。以电源接垫的情形而言，该闩锁测试刺激可为过电压注入。提供其它类型的闩锁刺激也可能有用。在一具体实施例中，该触发刺激在节点2造成电压低于接地，产生流经RPW的电流(IRPW)以充电节点2。如果IRPW够大，则Q2开启。在IRPW造成跨越RPW的电压降(voltagedrop)超过二极体临界电压时，Q2开启。该二极体临界电压约有0.7V(亦即，IRPW*RPW＝0.7V)。当节点2与接地之间的电压降超过该二极体临界电压(例如，0.7V)时，Q2开启。Q2的开启产生可流经Rnw的电流(Inw)。如果跨越Rnw的压降够高，则Q1开启。例如，当在节点1处的电压充分下降(例如，低于该二极体临界电压)时，Q1的发射极e1与基极之间的PN结变为导电。因此，会在pnpn结构的末端之间建立低电阻路径，如170所示。例如，在电源轨之间形成低电阻路径而产生闩锁状态。如上述，尽管基于pnpn的结构是衍生自反相器单元，然而产生基于pnpn的结构的其它类型单元也可能有用。例如，基于pnpn的结构可衍生自NAND或NOR单元。在其它具体实施例中，任何类型的基于pnpn的结构也可能有用。此外，应了解，该等单元不需要耦合至I/O接垫。图2a图示装置200的具体实施例的一部份。如图示，该部份包含耦合至单元120的闩锁感测(LUS)电路270。在一具体实施例中，该单元为反相器单元。该反相器与图1所述的相同。该反相器的组件在此不描述或不描述其细节。在一些具体实施例中，该单元可为NAND或NOR单元。在其它具体实施例中，该单元可为制作pnpn结构的任何一种单元。该LUS电路包含耦合至该单元的LUS输入272及LUS输出274。该LUS输入耦合至该单元以感测闩锁状态。例如，该LUS输入在该LUS输入处接收来自该单元的指示闩锁状态的有效LUS输入讯号。该闩锁状态可为在电源轨102、104之间的低电阻路径。该LUS输出耦合至该单元。在LUS输入感测到闩锁状态时，该LUS电路耦合成可产生有效LUS输出讯号以终止闩锁状态。例如，提供该LUS输出讯号给反相器电路以造成闩锁路径断开而终止闩锁状态。在没有感测到闩锁状态时，该LUS输出讯号为无效LUS输出讯号。该无效LUS输出讯号不影响该单元的正常操作。在一具体实施例中，该LUS电路耦合至反相器。该LUS输入耦合至第二晶体管140的主体以感测闩锁状态。该LUS输出耦合至第一晶体管130的主体以在感测或侦测到闩锁状态时打断该闩锁路径或导致该闩锁路径断开。此终止闩锁状态。在没有感测到闩锁状态时，该LUS输出讯号为无效LUS输出讯号。此无效LUS输出讯号不影响该反相器的正常操作。图2b图示装置200的具体实施例的一部份。如图示，该部份包括耦合至pnpn结构或电路160的LUS电路270。例如，该pnpn结构可衍生自反相器电路。提供衍生自其它类型的电路的pnpn结构也可能有用。该pnpn结构与图示于图1的类似，以及该LUS电路与图示于图2a的类似。该pnpn电路及LUS电路的组件在此不描述或不描述其细节。如图示，该LUS电路包含LUS输入272及LUS输出274。LUS输入及输出皆耦合至pnpn电路。在一具体实施例中，该LUS输入耦合至节点2，以及输出耦合至寄生电路的节点1。在正常状态(例如，无闩锁状态)下，节点2会永远为逻辑0(“接地”)讯号。这导致Q2关闭或不导电。当Q2关闭时，该LUS输出讯号为逻辑1讯号。这不会影响装置的正常功能，因为Q1会被关掉，而预防在电源轨之间形成低电阻路径。在闩锁发生时，在电源轨之间会建立低电阻路径，如箭头170所示。这造成节点2充电至逻辑1讯号。该逻辑1讯号为提供给LUS输入的有效闩锁讯号。该有效闩锁讯号造成LUS电路产生有效LUS输出讯号。在一具体实施例中，该有效LUS输出讯号关掉Q1。在一具体实 施例中，该有效LUS输出讯号为关掉Q1的逻辑1讯号。这终止电源轨102、104之间的低电阻路径，使得装置可处于无闩锁状态。因此，LUS侦测闩锁状态并终止它。在一具体实施例中，借由该LUS电路关掉Q1来终止或预防闩锁状态。图3图示装置300的另一具体实施例的一部份。该部份包含耦合至反相器的寄生电路160的LUS电路270。该寄生电路与图1所述的类似，以及该LUS电路与图2a至图2b所述的类似。该寄生及LUS电路的组件在此不描述或不描述其细节。该LUS电路包含LUS输入272与LUS输出274。该寄生电路耦合至提供闩锁触发刺激(用箭头112表示)的接垫110。在接垫有触发刺激时造成闩锁状态。在接垫处可无意中或刻意提供触发刺激。该LUS电路包含在第一及第二电源轨之间串联耦合的第一及第二晶体管380及390。例如，该第一及该第二晶体管在VDD、VSS之间耦合。在一具体实施例中，该第一晶体管为p型MOS晶体管，以及该第二晶体管为n型MOS晶体管。该第一晶体管的第一端子384及主体耦合至该第一电源轨。该第一晶体管的第二端子386耦合至该LUS电路的输出。该第一晶体管的栅极端子382耦合至该第二晶体管的第二端子396。该第二晶体管的第一端子394及主体耦合至该第二电源轨。该第二晶体管的栅极端子392耦合至该LUS电路的输入。在一具体实施例中，该LUS输入耦合至节点2，以及该输出耦合至该寄生电路的节点1。在正常状态(例如，无闩锁状态)下，节点2会永远为逻辑0(“接地”)讯号。节点2提供作为无效闩锁讯号的逻辑0讯号给LUS电路。该逻辑0讯号关掉LUS电路的第二晶体管。随着第二晶体管关掉，LUS电路的节点3呈浮动。例如，节点3的电压可为逻辑0或逻辑1的电压。节点3的电压取决于前一个状态。与节点3的电压无关，该LUS输出讯号会为逻辑1讯号，这是因为Q1被关掉。随着LUS输出讯号为逻辑1，Q2被关掉以预防在电源轨之间形成低电阻路径。借此，不会影响装置的正常功能。在闩锁发生时，在电源轨之间建立低电阻路径，如箭头170所示。这造成节点2充电至逻辑1讯号。该逻辑1讯号为提供给LUS输入的有效闩锁讯号。该有效闩锁讯号造成该LUS电路的第二晶体管开启而 导致节点3等于逻辑0讯号。逻辑0讯号在LUS电路的第一晶体管的栅极处造成它被开启。这导致LUS输出讯号成为有效LUS输出讯号(逻辑1)，它关掉Q1以打断在电源轨之间的低电阻路径。因此，该LUS侦测闩锁状态以及终止它。在一具体实施例中，借由该LUS电路关掉Q1的LUS电路来终止或预防闩锁状态。如上述，可实现闩锁预防而不需要无弹性的闩锁与大设计规则。这赋予弹性给IC设计及空间重大的芯片面积。例如，可用利用两个晶体管的闩锁侦测/预防电路来实现闩锁预防。此外，闩锁预防独立晶体管的增益乘积(取决于PMOS及NMOS晶体管的源极间隔)无关，这可进一步减少芯片面积需求。可用其它特定形式实作本发明而不脱离本发明的精神或本质特性。因此，前述具体实施例在各方面都应被视为图解说明用而不是限定描述于本此的本发明。因此，本发明的范畴是用随附权利要求陈明，而不是以上的描述，以及希望涵盖落入该等权利要求的意思及等价范围内的所有改变。