数字双链延迟锁相环的制作方法
【专利摘要】本发明公开了一种数字双链延迟锁相环，该数字双链延迟锁相环包括延迟单元余数链、鉴相器、锁定控制单元以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元；参考时钟先后经过粗调链延迟单元和细调链延迟单元，粗调链延迟单元输入，细调链延迟单元输出，同时，参考时钟经过补偿链的多级补偿延迟单元，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。
【专利说明】数字双链延迟锁相环
【技术领域】
[0001]本发明涉及DLL，尤其涉及一种数字双链延迟锁相环。
【背景技术】
[0002]DLL是Delay Lock Loop的缩写，DLL的作用是调整一个时钟信号的相位，常用于处理器存储器的时钟同步。
[0003]对于单链DLL，参考时钟同时接在所有延迟单元的输入端，鉴相器对参考时钟和反馈时钟的相位进行比较，如果反馈时钟快于参考时钟，控制移位寄存器左移，延迟时间加大，直到参考时钟和反馈时钟同步，反之亦然。缺点是锁定时间长，精度低。
[0004]对于模拟DLL，鉴相器比较参考时钟和反馈时钟相位，根据相位差产生控制信号来控制电荷泵的电流对滤波器电容充电或放电，低通滤波器将鉴相器和电荷泵产生的高频信号过滤，生成控制电压，通过改变该电压值调整压控延迟线的延迟时间从而改变反馈时钟的相位。缺点是功耗大，速度慢。
[0005]高速、并行的芯片间的通信系统中，为了实现各个信道间的时钟同步，并完成可靠的数据采样，对高速正交时钟产生系统提出了迫切的需求。并且为了配合不同通信协议的要求，需要提供对不同频率的支持和可以扩展的正交时钟产生系统的应用范围。
【发明内容】
[0006]为了解决上述技术问题，本发明的目的在于提供了数字双链延迟锁相环，采用高速正交时钟系统，保证正交时钟的高精度需求，能够满足高速、宽范围频率锁定的要求，对工艺、电压、温度的变化有很强的适应性和可靠性。
[0007]具体地讲，本发明公开了一种数字双链延迟锁相环，该数字双链延迟锁相环包括延迟单元余数链、鉴相器、锁定控制单元以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元；
[0008]参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元和细调链延迟单元，然后进入下一个延迟单元，粗调链延迟单元输入，细调链延迟单元输出，经过延迟选择进入鉴相器或通过延迟单元余数链进入鉴相器，同时，参考时钟经过补偿链的多级补偿延迟单元，经过延迟补偿进入鉴相器，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。
[0009]两条延迟链多个延迟单元和多级补偿延迟单元等距设置，以得到理想的占空比。
[0010]粗调链延迟单元和细调链延迟单元分别输出的数据线为Bus结构。
[0011 ] 延迟单元余数链中的延迟单元与粗调链延迟单元结构相同。
[0012]参考时钟为一对差分时钟。[0013]差分时钟信号的金属走线长度一样。
[0014]输出时钟和参考时钟的差锁定在小于半个时钟周期的范围内。
[0015]一种数字双链延迟锁相方法，包括如下步骤:
[0016]I)设置两条延迟链，包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链；
[0017]2)交错颠倒设置每一个延迟单元的粗调链延迟单元和细调链延迟单元；
[0018]3)参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元和细调链延迟单元，然后进入下一个延迟单元，粗调链延迟单元输入，细调链延迟单元输出，经过延迟选择进入鉴相器或通过延迟单元余数链进入鉴相器，同时，参考时钟经过补偿链的多级补偿延迟单元，经过延迟补偿进入鉴相器，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果；
[0019]4)根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。
[0020]一种采用上述DDL的处理器或者存储器和时钟同步器件。
[0021]本发明的技术效果:
[0022]主要针对差分时钟CKN/CKP的走线路经，保持两个信号的同步，虽然经过不同的延迟单元，仍然可以获得较好的同步效果
【专利附图】
【附图说明】
[0023]图1本发明数字双链延迟锁相环方框图；
[0024]图2本发明粗调链延迟单元单链电路图；
[0025]图3本发明粗调链延迟单元差分电路图。
[0026]其中，附图标记
[0027]I为锁定控制单元；
[0028]2为鉴相器；
[0029]3为延迟选择；
[0030]4为延迟补偿；
[0031]5为延迟单元余数链；
[0032]6为补偿延迟单元；
[0033]7为粗调链延迟单元；
[0034]8为细调链延迟单元。
【具体实施方式】
[0035]本发明的数字双链延迟锁相环DLL，参见图1，主要的功能单元包括:补偿延迟单元6 (DelayLine)、粗调链延迟单元7 (Delaycell CT)、细调链延迟单元8 (DelaycellFT)、鉴相器2 (PhaseDetect)、延迟补偿4、延迟选择3、延迟单元余数链5和锁定控制单元I (LockControl)ο
[0036]两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元6组成的补偿链，延迟单元采用双链结构，包括粗调链延迟单元7 (Delaycell CT)和细调链延迟单元8(Delaycell FT)。这种双链结构的好处是可以减小锁定时间和减少静态相位误差。锁定时间是评价一个DLL设计好坏的关键参数。
[0037]为了实现正交的时钟产生，设计采用完全相同的4个延迟单元，4个延迟单元采用相同的粗调码和细调码控制，粗调和细调的精度均为单条延迟链的4倍。
[0038]参考时钟CKP/CKN (—对差分时钟)，CKP/CKN从第一个延迟单元Delaycell的输入，先后经过粗调链延迟单元7 (Delaycell CT)和细调链延迟单元8 (Delaycell FT),然后进入下一级延迟，粗调链延迟单元7 (Delaycell CT)进，细调链延迟单元8 (DelaycellFT)出，粗调链延迟单元7 (Delaycell CT)可以大步长的实现数字双链延迟锁相环DLL本身的快速锁定，数字双链延迟锁相环DLL快速锁定后，通过粗调链延迟单元7 (DelaycellCT)的调节码回退机制和细调链延迟单元8 (Delaycell FT)的精细调节实现数字双链延迟锁相环DLL的再次高精度锁定，从而满足宽频率快速锁定和高精度的特性。参见图1，粗调链延迟单元7 (DelaycellCT)和细调链延迟单元8 (DelaycellFT)交错颠倒放置，这样设置第一个好处是CKP/CKN完全经由相同的路径从最后一级延迟输出，第二个好处是差分时钟在延迟链上沿最短路径直接进入下一级延迟，第三个好处是有利于保持不同级间的等距要求。
[0039]另外，粗调链延迟单元7 (Delaycell CT)/细调链延迟单元8 (Delaycell FT)还分别输出了 8位数据线，由于粗调链延迟单元7 (Delaycell CT) /细调链延迟单元8(Delaycell FT)是颠倒放置的，因此，数据输出时均通过置于单元间的横向主数据线连接，该布线方式为一个Bus的结构。
[0040]值得注意的是，这条延迟链路径，在每级之间都严格遵循等距原则，即延迟链等距放置，以得到理想的占空比。为了保证延迟单元Delaycell各级相位差为90度，各级延迟的结构需一致，走线需均匀，保持差分信号通路一致。
[0041]与此同时，输入端的参考时钟CKP/CKN还经过另外一条由补偿延迟单元6(DelayLine)组成的补偿链,到达此延迟链的输出端。这是为了补偿高频使用时本征延迟(即粗调码和细调码均为O时延迟单元的延迟)的影响，特别设计的4级补偿链。
[0042]CKP/CKN (差分时钟)分别从上述两条延迟链输出后，参考时钟CKP5/CKN5经过延迟补偿4进入鉴相器2，而被比较时钟CKP4/CKN4经过延迟选择3直接进入鉴相器2，或通过延迟单元余数链5进入鉴相器2。
[0043]在这个过程中，一对差分信号之间走线长度需保持高度一致，举例说明，补偿延迟单元6 (DelayLine)的输出信号输出到延迟补偿4时，由于CKP到延迟补偿4比CKN更近，因此在版图设计中，需故意拉长CKP的走线，以保证两根差分线的匹配。
[0044]为了使相位误差更精确，当粗调完成锁定后，一个锁定检测信号由低被置为高，精度更高的细调过程开始，直到系统最后被锁定，输出时钟和参考时钟的差锁定在小于半个时钟周期的范围内，即输出时钟和参考时钟的误差小于鉴相器2的死区。
[0045]为了解决在保证精度和锁定速度的条件下，满足更好频率的相位锁定，在细调链延迟单元8 (Delaycell FT)之后,采用延迟单元余数链5结构。延迟单元余数链5中的延迟单元采用与粗调链延迟单元7 (Delaycell CT)完全相同的结构。
[0046]经过粗调过程后，延迟单元余数链5在余数调节码的控制下实现1、2、3、4级粗调链延迟单元7 (Delaycell CT)的延迟调节，当延迟单元余数链5的延迟到达4级粗调链延迟单元7 (Delaycell CT)时,延迟单元余数链5清零的同时进位，即增加一位粗调码CT,如此保证了整个粗调过程中以一个粗调链延迟单元7 (Delaycell CT)的精度连续调节，当达到粗调锁定时，利用延迟选择3绕过延迟单元余数链5的延迟，并在时钟鉴相时补偿延迟选择3本身的延迟。
[0047]在接下来的两个单元鉴相器2 (PD)和锁定控制单元I (LockControl)，差分信号仍保持对称性，直到差分时钟进入锁定控制单元I (LockControl)。
[0048]参考时钟经过4级补偿延迟单元6 (Delayline)后，由鉴相器2将补偿延迟单元6 (Delayline)的输出时钟与参考时钟作比较,锁定控制单元I (LockControl)根据鉴相结果调整输出时钟，如果输出时钟领先于参考时钟，贝1J延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器2鉴定两个信号同步，系统锁定。
[0049]图2本发明粗调链延迟单元单链电路图；图3本发明粗调链延迟单元差分电路图。
[0050]综上，一种数字双链延迟锁相环，该数字双链延迟锁相环包括延迟单元余数链5、鉴相器2、锁定控制单元I以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元6 (Delayline)组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元7 (Delaycell CT)和细调链延迟单元8 (Delaycell FT)；
[0051]参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元7(Delaycell CT)和细调链延迟单元8 (Delaycell FT),然后进入下一个延迟单元,粗调链延迟单元7 (Delaycell CT)输入,细调链延迟单元8 (Delaycell FT)输出，经过延迟选择3进入鉴相器2或通过延迟单元余数链5进入鉴相器2，同时，参考时钟经过补偿链的多级补偿延迟单元6 (Delayline),经过延迟补偿4进入鉴相器2，由鉴相器2将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元I (LockControl)调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器2鉴定两个时钟信号同步，系统锁定。
[0052]两条延迟链多个延迟单元和多级补偿延迟单元6 (Delayline)等距设置，以得到理想的占空比。
[0053]粗调链延迟单元7 (Delaycell CT)和细调链延迟单元8 (Delaycell FT)分别输出的数据线为Bus结构。
[0054]延迟单元余数链5中的延迟单元与粗调链延迟单元7 (Delaycell CT)结构相同。
[0055]参考时钟为一对差分时钟。差分时钟信号的金属走线长度一样。
[0056]输出时钟和参考时钟的差锁定在小于半个时钟周期的范围内。
[0057]本发明还公开一种数字双链延迟锁相方法，包括如下步骤:
[0058]I)设置两条延迟链，包括由多个延迟单元组成的延迟链和多级补偿延迟单元6(Delayline)组成的补偿链；
[0059]2)交错颠倒设置每一个延迟单元的粗调链延迟单元7 (Delaycell CT)和细调链延迟单兀 8 (Delaycell FT);
[0060]3)参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元7(Delaycell CT)和细调链延迟单元8 (Delaycell FT),然后进入下一个延迟单元,粗调链延迟单元7 (Delaycell CT)输入,细调链延迟单元8 (Delaycell FT)输出，经过延迟选择3进入鉴相器2或通过延迟单元余数链5进入鉴相器2，同时，参考时钟经过补偿链的多级补偿延迟单元6 (Delayline),经过延迟补偿4进入鉴相器2，由鉴相器2将补偿链输出时钟与参考时钟进行比较，输出鉴相结果；
[0061]4)根据该鉴相结果由锁定控制单元I (LockControl)调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器2鉴定两个时钟信号同步，系统锁定。
[0062]采用上述DDL的处理器或存储器或者时钟同步器件。
【权利要求】
1.一种数字双链延迟锁相环，其特征在于，该数字双链延迟锁相环包括延迟单元余数链、鉴相器、锁定控制单元以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元； 参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元和细调链延迟单元，然后进入下一个延迟单元，粗调链延迟单元输入，细调链延迟单元输出，经过延迟选择进入鉴相器或通过延迟单元余数链进入鉴相器，同时，参考时钟经过补偿链的多级补偿延迟单元，经过延迟补偿进入鉴相器，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。
2.如权利要求1所述数字双链延迟锁相环，其特征在于，两条延迟链多个延迟单元和多级补偿延迟单元等距设置，以得到理想的占空比。
3.如权利要求1所述数字双链延迟锁相环，其特征在于，粗调链延迟单元和细调链延迟单元分别输出的数据线为Bus结构。
4.如权利要求1所述数字双链延迟锁相环，其特征在于，延迟单元余数链中的延迟单元与粗调链延迟单元结构相同。
5.如权利要求1所述数字双链延迟锁相环，其特征在于，参考时钟为一对差分时钟。
6.如权利要求5所述数字双链延迟锁相环，其特征在于，差分时钟信号的金属走线长度一样。
7.如权利要求1所述数字双链延迟锁相环，其特征在于，输出时钟和参考时钟的差锁定在小于半个时钟周期的范围内。
8.一种数字双链延迟锁相方法，其特征在于，包括如下步骤: 1)设置两条延迟链，包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链； 2)交错颠倒设置每一个延迟单元的粗调链延迟单元和细调链延迟单元； 3)参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元和细调链延迟单元，然后进入下一个延迟单元，粗调链延迟单元输入，细调链延迟单元输出，经过延迟选择进入鉴相器或通过延迟单元余数链进入鉴相器，同时，参考时钟经过补偿链的多级补偿延迟单元，经过延迟补偿进入鉴相器，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果； 4)根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。
9.一种采用权利要求1-8任意一项的处理器或者存储器。
10.一种采用权利要求1-8任意一项的时钟同步器件。
【文档编号】H03L7/181GK103780258SQ201410043906
【公开日】2014年5月7日 申请日期:2014年1月29日 优先权日:2013年6月28日
【发明者】张昊, 杨宗仁 申请人:中国科学院计算技术研究所