逐次逼近型模数转换器的制作方法

本发明涉及电子电路技术领域，具体涉及一种逐次逼近型模数转换器。

背景技术：

逐次逼近型模数转换器(SAR ADC)是具有中等转换速度精度和中等转换速度的模数转换器。SAR ADC采用CMOS工艺实现，不仅功耗低、占用的芯片面积小，而且易于实现多路转换。总体而言，SAR ADC在精度、速度、功耗和成本方面具有综合优势，因此被广泛应用于工业控制、医疗仪器以及微处理器等领域。

在实际应用中，SAR ADC的输出端设置有数据采样电路，适于对SAR ADC输出的数字信号进行采样，并将采样得到的信号反馈至SAR ADC的输入端，以使得SAR ADC的输出信号与输入信号的电压逐渐接近。

然而，现有SAR ADC的可靠性较差，难以满足用户对SAR ADC可靠性的要求。

技术实现要素：

本发明解决的技术问题是如何提高SAR ADC的可靠性。

为解决上述技术问题，本发明实施例提供一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括：数/模转换电路，第一比较器，以及一数据采样电路，其中：所述数/模转换电路，输入端与所述数据采样电路耦接，输出端与所述第一比较器耦接，适于对所述数据采样电路输出的数字信号进行数/模转换，并将转换后的信号分别与输入信号进行叠加；所述第一比较器，输入端与所述数/模转换电路耦接，输出端与所述数据采样电路耦接；适于对所述数/模转换电路输出的信号进行比较，并将比较结果信号输出至所述数据采样电路；所述数据采样电路，输入端与所述第一比较器耦接，输出端与所述数/模转换电路耦接，适于对所述第一比较器输出的信号进行数据采样，得到电位相反的第一数字信号及第二数字信号并输出至所述数/模转换电路。

可选地，所述数据采样电路为全差分比较器。

可选地，所述全差分比较器为钟控全差分比较器。

可选地，所述钟控全差分比较器适于在采样时钟信号的上升沿对所述第一比较器输出的信号进行采样。

可选地，所述钟控全差分比较器与所述第一比较器适于共用同一采样时钟信号。

可选地，所述数据采样电路还适于根据输入的第一状态指示信号调整自身进入比较状态，以及在对输入的信号完成比较操作后，输出相应的第二状态指示信号。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在上述逐次逼近型模数转换器中仅设置一数据采样电路，并且所述数据采样电路的输入端与第一比较器耦接，输出端与数/模转换电路耦接，所述数据采样电路对第一比较器输出的信号进行数据采样后，可以得到电位相反的第一数字信号及第二数字信号，从而可以避免出现第一数字信号及第二数字信号同电位的情况，提高SAR ADC的可靠性。

附图说明

图1是一种逐次逼近型模数转换器的电路结构示意图；

图2是图1中第一D触发器对输入的比较结果信号采样的波形示意图；

图3是本发明实施例中一种逐次逼近型模数转换器的电路结构示意图；

图4是本发明实施例中一种钟控全差分比较器的结构示意图。

具体实施方式

图1为一种SAR ADC的结构示意图。参照图1，所述SAR ADC可以包括：数/模转换电路11，比较器12，第一D触发器13以及第二D触发器14。

其中，所述数/模转换电路11的第一输入端与第一D触发器13耦接，第二输入端与第二D触发器14耦接，适于分别对第一D触发器13输出的第一数字信号P1以及第二D触发器14输出的第二数字信号N1进行数/模转换，并将转换后的信号分别与输入信号进行叠加。

所述比较器12，输入端与所述数/模转换电路11耦接，第一输出端与所述第一D触发器13耦接，第二输出端与第二D触发器14耦接，适于对所述数/模转换电路11输出的信号进行比较，得到第一比较结果信号P2及第二比较结果信号N2，并将第一比较结果信号P2输出至第一D触发器13，将第二比较结果信号N2输出至第二D触发器14。

由于第一D触发器13以及第二D触发器14与数/模转换电路11之间形成反馈电路，因此，重复上述信号处理过程，可以使得第一数字信号P1及第二数字信号与输入信号的电压逐渐接近。

在实际应用中，第一D触发器13及第二D触发器14的结构相同。下面以第一触发器为例，对信号采样过程说明如下：

参照图2所示的第一D触发器13对输入的第一比较结果信号P2进行采样的波形示意图，其中，t1为采样准备时间，t2为保持时间，CLK为采样时钟信号。第一D触发器13通常在采样时钟信号CLK的上升沿对第一比较结果信号P2进行采样。从图2中可以看出，当t1或者t2设置较短时，第一D触发器13容易采错数据。

由于第一比较结果信号P2与第二比较结果信号N2的电位相反，因此，当第一D触发器13或者第二D触发器14采错数据时，就会出现第一数字信号P1与第二数字信号N1电位相同的情况，比如，第一数字信号P1与第二数字信号N1在某一时刻同为高电平或者同为低电平，导致SAR ADC的可靠性较差。

针对上述问题，本发明实施例提供了一种逐次逼近型模数转换器，在所述逐次逼近型模数转换器中，仅设置一数据采样电路，并且所述数据采样电路的输入端与第一比较器耦接，输出端与数/模转换电路耦接，所述数据采样电路对第一比较器输出的信号进行数据采样后，可以得到电位相反的第一数字信号及第二数字信号，从而可以避免出现第一数字信号及第二数字信号同电位的情况，提高SAR ADC的可靠性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

参照图3，本发明实施例还提供了一种逐次逼近型模数转换器3，包括：数/模转换电路31，第一比较器32，以及一数据采样电路33，其中：

所述数/模转换电路31，输入端与所述数据采样电路33耦接，输出端与所述第一比较器32耦接，适于对所述数据采样电路33输出的数字信号P2及N2进行数/模转换，并将转换后的信号分别与输入信号进行叠加；

所述第一比较器32，输入端与所述数/模转换电路31耦接，输出端与所述数据采样电路33耦接；适于对所述数/模转换电路31输出的信号进行比较，并将比较结果信号P2及N2输出至所述数据采样电路；

所述数据采样电路33，输入端与所述第一比较器32耦接，输出端与所述数/模转换电路31耦接，适于对所述第一比较器32输出的信号进行数据采样，得到电位相反的第一数字信号P1及第二数字信号N1并输出至所述数/模转换电路31。

由于所述数据采样电路33在对第一比较器32输出的信号进行数据采样后，可以得到电位相反的第一数字信号P1及第二数字信号N1，也就是说，所述数据采样电路33的输出信号第一数字信号P1及第二数字信号N1始终保持电位相反，因此可以避免出现第一数字信号P1及第二数字信号N1电位相同的情况，故可以提高SAR ADC的可靠性。

在具体实施中，所述数据采样电路33可以存在多种电路结构，具体不作限制，只要能够对第一比较器32输出的信号进行数据采样，并获得电位相反的第一数字信号P1及第二数字信号N1即可。

在本发明的一实施例中，所述数据采样电路33可以为全差分比较器。其中，所述全差分比较器的电路结构可能存在多种。在相应控制信号的控制下，所述全差分比较器可以对第一比较器32输出的信号进行数据采样，并获得电位相反的第一数字信号P1及第二数字信号N1。

在具体实施中，用于触发所述全差分比较器对输入的信号执行比较操作的触发信号可以为电压信号，也可以为电流信号，还可以为控制指令。在本发明的一实施例中，用于触发所述全差分比较器对比较结果信号P2及N2执行比较操作的触发信号为采样时钟信号，此时所述全差分比较器即为钟控全差分比较器。所述钟控全差分比较器可以在采样时钟信号的上升沿对比较结果信号P2及N2执行比较操作，也可以在采样时钟信号的下降沿对比较结果信号P2及N2执行比较操作。具体对比较结果信号P2及N2执行比较操作的触发时刻，可以由本领域技术人员根据实际需要进行设定，此处不作限制。

在具体实施中，所述钟控全差分比较器与第一比较器32可以共享同一采样时钟信号，即使用同一采样时钟信号触发钟控全差分比较器以及第一比较器32执行相应的操作。当然，也可以分别使用不同的采样时钟信号进行控制，具体可以根据实际情况确定。在本发明的实施例中，可以使得钟控全差分比较器以及第一比较器32均在采样时钟信号的上升沿对比较结果信号P2及N2执行相应的比较操作。

在本发明的一实施例中，为了提高所述钟控全差分比较器的可控性，所述钟控全差分比较器可以根据输入的第一状态指示信号调整自身进入比较状态，以便在接收到输入信号时，可以随时对比较结果信号P2及N2进行比较。其中，所述第一状态指示信号可以为电流信号，也可以为电压信号，还可以为控制指令。比如，当所述状态指示信号的电压为0时，所述钟控全差分比较器调整自身进入比较状态。

在本发明的另一实施例中，由于大型集成电路通常包括多个SAR ADC，为了提高SAR ADC中钟控全差分比较器工作的准确性以及满足集成电路的需求，所述钟控全差分比较器可以在对比较结果信号P2及N2完成比较操作时，输出第二状态指示信号，根据所述第二状态指示信号，可以获知所述钟控全差分比较器已完成比较操作。将所述第二状态指示信号输入至集成电路的其它电路中，以便执行后续的其它操作。其中，所述第二状态指示信号可以为电流信号，也可以为电压信号，还可以为控制指令。比如，当钟控全差分比较器可以在对输入的信号完成比较操作时，可以输出电压为1的数字信号作为第二状态指示信号。

图4为本发明实施例提供的一种钟控全差分比较器的电路结构示意图。参照图4，所述钟控全差分比较器4可以包括对称设置的第一比较子电路41以及第二比较子电路42。第一比较子电路41以及第二比较子电路42的电路结构以及工作原理均相同，并由采样时钟信号CLK触发执行相应的比较操作。

其中，所述第一比较子电路41包括：NMOS管N1L及N5L，PMOS管P1L～P5L。所述第二比较子电路42包括：NMOS管N1R及N5R，PMOS管P1R～P5R。

PMOS管P1L～P5L的漏极，以及PMOS管P1R～P5R的漏极均与电源电压VDD(未示出)连接。NMOS管N5L及N5R接地，NMOS管N1L及N1R通过NMOS管N0接地。

PMOS管P2L及P2R以及NMOS管N0的栅极输入采样时钟信号CLK。PMOS管P3L的栅极输入比较结果信号P2，PMOS管P3R的栅极输入比较结果信号N2。PMOS管P5L的源极输出第一数字信号P1，PMOS管P5R的源极输出第二数字信号N1。PMOS管P4L及P4R的栅极适于输入第一状态指示信号E1及输出第二状态执行信号E2。

NMOS管N1L及N1R、PMOS管P1L及P1R首尾相连，构成正反馈环路。当采样时钟信号CLK以及第一状态执行信号E1的电压均为0时，所述钟控全差分比较器4执行复位操作。具体地，当采样时钟信号CLK以及第一状态执行信号E1的电压均为0时，NMOS管N0断开，中间节点N_S1通过PMOS管P2L进行复位，中间节点P_S1通过PMOS管P2R进行复位。PMOS管P3L及P3R处于闭合状态。此时所述钟控全差分比较器4可以随时进入对输入信号进行比较。

当采样时钟信号CLK的电压为1时，所述钟控全差分比较器4执行比较操作。具体地，当采样时钟信号CLK的电压为1时，NMOS管N1L及N1R闭合，PMOS管P2L及P2R断开。比较结果信号P2及N2之间的差异，会通过PMOS管P3L及P4L传导到中间节点N_S1，以及通过PMOS管P3R及P4R传导到中间节点P_S1。NMOS管N1L及N1R、PMOS管P1L及P1R构成的正反馈环路会迅速放大中间节点N_S1及P_S1之间的电压差，从而完成比较，输出第二状态指示信号E2。

在具体实施中，PMOS管P5L及P5R、NMOS管N5L及N5R首尾相连，构成一反相器，该反相器可以增加所述钟控全差分比较器4的驱动能力，由此PMOS管P5L及P5R的源极可以分别输出第一数字信号P1及N1。

需要说明的是，上述钟控全差分比较器4仅为本发明中全差分比较器的一具体实施例，在实际应用中，还可以采用其他电路结构的全差分比较器，此处不作限制，只要该全差分比较器可以输出电位相反的第一数字信号P1及第二数字信号N1即可。

由上述内容可以看出，本发明实施例中的SAR ADC，由于数据采样电路可以输出电位始终相反的第一数字信号P1及第二数字信号N1，从而可以避免出现第一数字信号P1及第二数字信号N1同电位的情况，提高SAR ADC的可靠性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。