本发明涉及一种保持时序逻辑电路的时序准确性的新型结构，特别是涉及一种D触发器(DFF)的时序逻辑电路的时序准确性的新型结构，属于集成电路领域。
背景技术：
：如图1所示，时序逻辑电路，主要由存储电路和组合逻辑电路两部分组成。组合逻辑电路的特点是输入的变化直接反映了输出的变化，其输出的状态仅取决于输入的当前的状态，与输入、输出的原始状态无关。而时序逻辑电路是一种输出不仅与当前的输入有关，而且与其输出状态的原始状态有关，其相当于在组合逻辑电路的输入端加上了一个反馈输入，在其电路中有一个存储电路，其可以将输出的状态保持住。为了方便下文能够讲清楚时序逻辑电路的时序紊乱问题，在这里先引入现态(Presentstate)和次态(Nextstate)的概念。DFF为一种常见的时序逻辑电路的基本逻辑单元，应用很广，可用作数字信号寄存、移位寄存、分频和波形发生器等，其具有两个稳定状态，即“0”和“1”，在一定外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。如图2所示，是包含有(n+2)个DFF的时序逻辑电路。当该电路在理想状态下工作时，在时钟输入信号的上升沿时，DFF0中的输出信号进入到DFF1，DFF1中的输出信号进入到DFF2，以此类推，DFFn中的输出信号进入到DFF(n+1)中，最后一个DFF(n+1)才能输出正确的信号。然而需要保持该时序电路的准确性，其实非常困难，必须要预先知道各个单独的DFF的数据保存时间、时钟输入信号CLOCK到达各个单独的DFF的延迟时间，这样才能合理安排电路。然而想要合理安排电路，却是极其困难的，尤其是在DFF的数量较多的情况下。实际情况时，L0-Ln+1的距离肯定大于L0-Ln或L0-Ln-1的距离，这样就会导致时钟输入信号CLOCK先到达前一个DFF，从而导致前一个DFF的输出信号无法及时地输入到下一个DFF，从而导致最后一个DFF(n+1)无法输出正确的信号，这里简称这种现象为时序逻辑电路发生时序紊乱。为了方便同行业的其他人更清楚地理解本发明提及的时序紊乱问题，此处用含有2个DFF的时序逻辑电路来说明本发明的困难点。现态时，DFF0的输出状态为“0”，DFF1的输出状态为“1”，理论情况下，次态时，DFF0的输出状态“0”进入到DFF1中。实际情况时，由于L0-L1之间的距离较长，那么时钟输入信号CLOCK先到达L0，后到达L1。在时钟输入信号的上升沿时，由于时钟输入信号CLOCK在到达DFF1有延迟，会使得DFF0的输出状态“0”来不及进入DFF1，则DFF0中的数据“0”只能存留在DFF0中，无法输出，而DFF0的数据输入端的输入信号“1”则无法进入DFF0，只能经过DFF0后直接输入到DFF1中，从而导致了最终的DFF1信号输出错误。申请号为CN201511026477.8的在线专利提供了一种DFF的数据保持时间的测量电路，其数据输入信号由时钟输入信号通过一反相器反向后得到，并在DFF的数据输入端接入延迟器，与本发明要解决的问题不同，且该电路中的延迟器有严格的要求，故该在先专利应当不影响本发明的新颖性。为了解决以上含有DFF的时序逻辑电路的时序紊乱问题，本发明提供一种保持时序逻辑电路的时序准确的结构。采用本发明的结构，无需预先知道电路中每个DFF的延迟时间，也无需特别在意时钟输入信号进入到每个DFF的延迟时间，但是却能保证时序逻辑电路的时序正常，绝对不会紊乱。技术实现要素：本发明涉及一种保持时序逻辑电路的时序准确的新型结构。一种保持时序逻辑电路的时序准确的新型结构，其包括n个DFF，各所述的DFF的时钟输入端连接时钟输入信号CLOCK，所述的时钟输入信号CLOCK从最后一个DFF开始接入。进一步的，数据输入信号DATA与第一个DFF输入端相连。进一步的，各所述的DFF的复位清零端都连接复位清零信号。进一步的，所述的n个DFF之间含有最多(n-1)个逻辑电路101，n为≥2的自然数，最少含有一个逻辑电路101。进一步的，所述的时钟输入信号CLOCK从最后一个DFF接入后，不存在时间延迟现象。进一步的，所述的时钟输入信号CLOCK从最后一个DFF接入后，若存在时间延迟，则时钟信号CLOCK将会先进入DFF(n-1)，然后进入DFF(n-2),然后进入DFF(n-3)，以此类推，最终进入DFF0。进一步的，为了保证各DFF之间有时间延迟现象，在时钟输入信号进入所述的第k个DFF前增加至少一个延迟器102；更进一步的，k为1至(n-1)中的任意一个值；更进一步的，k包括1至(n-1)中的所有值。进一步的，所述各延迟器102可以具有相同的延时，也可以具有不同的延时。进一步的，所述各延时器的延时>0即可，无严格限定范围。进一步的，为了保证所述各DFF之间有时间延迟现象，在时钟输入信号CLOCK进入所述的第k个DFF前增加p个反相器103，更进一步的，p为2的整数倍；更进一步的，k为1至(n-1)中的任意一个或几个值；更进一步的，k包括1至(n-1)中的所有值。进一步的，所述的反相器103使得时钟输入信号发生180度反转。进一步的，所述的反相器103有一定的延时作用。为了使本领域的技术人员更好的理解本发明的内容，以下将结合具体实施案例来阐述本发明的思想。可以理解的，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明的权利范围。凡在本发明的精神和原则之内所做的任何修改、同等替换和改进等，均包含在本发明的保护范围之内。附图说明：图1是时序逻辑电路结构图。图2是含有n个DFF的普通时序逻辑电路结构图。图3是含有2个DFF的普通时序逻辑电路结构图。图4是本发明的一种保持时序逻辑电路的时序准确的新型结构的示意图。图5是时钟信号CLOCK经过一反相器103后的信号输出示意图。图6是本发明的实施方案一的电路结构图。图7是本发明的实施方案二的电路结构图。图8是本发明的实施方案三的电路结构图。主要元件符号说明：组合逻辑电路101延迟器102反向器103D触发器DFF如下具体实施方式将结合上述附图进一步说明本发明。具体实施案例1：如图6所示，本发明的时序逻辑电路中包含两个DFF，两个DFF之间含有组合逻辑电路101。DFF0和DFF1的时钟输入端连接时钟信号，时钟输入信号CLOCK从DFF1开始输入，在L0-L1之间装有两个反相器103，L1-P之间装有两个反相器103，这两个反相器有一定的延时作用。数据输入信号DATA从DFF0输入端接入。工作原理：当实施案例1中的时序逻辑电路工作时，数据输入信号DATA从DFF0输入端接入，现态时，DFF0中的数据信号为“0”，DFF1中的数据信号为“1”。次态时，时钟输入信号CLOCK按照P-L1的轨迹进入到DFF1,因为P-L1包含有两个反相器，则时钟信号经过两次反向后，仅仅完成了时间的延迟输入，但是信号不会改变。于是，DFF0中的数据信号“0”进入DFF1中，DFF1中的数据信号“1”完成最终的输出。接着时钟输入信号CLOCK按照L1-L0的轨迹进入到DFF0，由于DFF0中的数据信号已经排除，则数据输入信号DATA可以顺利进入DFF0，时序不会发生紊乱。具体实施案例2：如图7所示，本发明的时序逻辑电路包含三个DFF，三个DFF之间含有两个组合逻辑电路101。DFF0、DFF1和DFF2的时钟输入端连接时钟信号，时钟输入信号CLOCK从DFF2开始输入，在L0-L1之间装有一个延迟器102，在L1-L2之间装有两个反相器103，这两个反相器有一定的延时作用。数据输入信号DATA从DFF0输入端接入。工作原理：当实施案例2中的时序逻辑电路工作时，数据输入信号DATA从DFF0输入端接入，现态时，DFF0中的数据信号为“0”，DFF1中的数据信号为“1”，DFF2中的数据信号为“0”。次态时，时钟输入信号CLOCK按照P-L2的轨迹先进入到DFF2，则DFF1中的数据信号“1”进入到DFF2中，DFF2中的数据信号“0”完成最终的输出。由于L2-L1之间的两个反相器的延时作用，时钟信号CLOCK按照L2-L1的轨迹进入到DFF1，由于DFF1中的数据信号已经及时排出，则DFF0中的数据信号“0”可以顺利地进入到DFF1。由于L1-L0之间有一个延迟器，则时钟信号CLOCK按照L1-L0的轨迹进入最后进入到DFF0时，由于DFF0中的数据信号“0”已经及时排出，则DFF0可以顺利接受数据输入端DATA输入的信号，时序不会发生紊乱。具体实施案例3：如图8所示，本发明的时序逻辑电路包含四个DFF，四个DFF之间含有三个组合逻辑电路101。DFF0、DFF1、DFF2和DFF3的时钟输入端连接时钟信号，时钟输入信号CLOCK从DFF3开始输入，在L0-L1之间装有一个延迟器102，在L1-L2之间装有一个延迟器102，在L3-P之间装有一个延迟器102。数据输入信号DATA从DFF0输入端接入。工作原理：当实施案例3中的时序逻辑电路工作时，数据输入信号DATA从DFF0输入端接入，现态时，DFF0中的数据信号为“0”，DFF1中的数据信号为“1”，DFF2中的数据信号为“0”，DFF3中的数据信号为“1”。由于L0-L1、L1-L2和L3-P各有一个延迟器，则时钟输入信号CLOCK会优先进入DFF3和DFF2，然后进入DFF1，最后进入DFF0。在这种情况下，次态时，DFF2和DFF3中的数据信号同时输出，不会发生时序紊乱。而DFF1和DFF0也因为时钟输入信号进入的时间有延迟，而不会发生时序紊乱。以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。当前第1页1 2 3