1.一种保持时序逻辑电路的时序准确的新型结构，其特征包括：n个D触发器，各所述的D触发器的时钟输入端连接时钟信号CLOCK，所述的时钟输入信号CLOCK从最后一个D触发器开始接入，数据信号DATA从第一个D触发器接入。
2.如权利要求1所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：所述的各D触发器之间最多包含有(n-1)个逻辑电路，n为≥2的自然数，最少包含有一个逻辑电路。
3.如权利要求1所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：时钟输入信号CLOCK从最后一个DFF接入后，不存在时间延迟现象。
4.如权利要求1所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：所述的时钟输入信号CLOCK从最后一个DFF接入后，存在时间延迟现象，则时钟信号CLOCK将会先进入DFF(n-1)，然后进入DFF(n-2),然后进入DFF(n-3)，以此类推，最终进入DFF0。
5.如权利要求4所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：为了保证各所述的DFF之间有时间延迟现象，在时钟输入信号进入所述的第k个DFF前增加至少一个延迟器；优选的，k为1至(n-1)中的任意一个值；进一步优选的，k包括1至(n-1)中的所有值。
6.如权利要求5所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：所述的各延迟器可以具有相同的延时，也可以具有不同的延时。
7.如权利要求5所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：所述的各延时器的延时>0即可，无严格限定范围。
8.如权利要求4所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：为了保证所述的各DFF之间有时间延迟现象，在时钟输入信号进入所述的第k个DFF前增加p个反相器，p为2的整数倍；k为1至(n-1)中的任意一个或几个值。
9.如权利要求8所述的保持时序逻辑电路的时序准确的新型结构，其特征在于：所述的反相器使得时钟信号发生180度反转。