的栅极。第一和第二 NMOSFET 50A、50B各自的漏极共同耦合至端口 55，且电流IPORT流经端口 55。
[0062]第一 NMOSFET 50A的源极耦合至第一感测电阻器RSENSE-A的第一端。第二NMOSFET 50B的源极耦合至第二感测电阻器RSENSE-B的第一端、ADC 130的输入、以及差分放大器40的反相输入。第一感测电阻器RSENSE-A和第二感测电阻器RSENSE-B各自的第二端耦合至共用电位，共用电位在图3的实施例中为电源210的返程。PoE控制电路230的相应输出被親合至第一电子控制式开关SA和第二电子控制式开关SB的控制输入。为便于理解，图2A的复用器120未被不出。
[0063]第二感测电阻器RSENSE-B的电阻与第一感测电阻器RSENSE-A的电阻的比值被设为预定值(标示为RAT1)，其大于I。由此，第一感测电阻器RSENSE-A的电阻小于第二电阻器RSENSE-B的电阻。在将用于说明目的的一个特定实施例中，第一感测电阻器RSENSE-A的电阻为0.114欧姆，而第二感测电阻器RSENSE-B的电阻为0.8欧姆，且由此RAT1 (比值)等于7。第一 NMOSFET 50A由具有第一面积(标示为AREA-A)的匪SOFET构成，而第二 NMOSFET 50B由具有第二面积(标示为AREA-B)的NMS0FET构成。AREA-B与AREA-A之间的关系被设为1/RAT10，在该说明性示例中，AREA-B由此是AREA-A的1/7。由此，第一NMOSFET 50A和第一感测电阻器RSENSE-A的组合导通电阻与第二 NMOSFET 50B和第二感测电阻器RSENSE-B的组合导通电阻之间的关系由RAT1确定，且与温度因素无关。
[0064]图4B图解了图4A的片上端口电流控制安排的操作方法的高级框图，为清楚起见，图4A和4B被一起描述。在阶段2000，为了控制和测量低电流(诸如PoE的类别电流)，PoE控制电路230在低电流模式中操作。在低电流模式中，PoE控制电路230闭合第二电子控制式开关SB，并将第一电子控制式开关SA设为断开。电流IPORT由此仅流经第二 NMOSFET50B和第二感测电阻器RSENSE-B，并跨第二感测电阻器RSENSE-B产生VSENSE。对于PoE电流(其限于0-50mA的范围)的分类的说明性示例，向ADC 130呈现的电压VSENSE由此在最高到40mV的范围中。由此，第二 NMOSFET 50B和第二感测电阻器RSENSE-B为电流IPORT呈现单条电流路径。
[0065]在阶段2010，为了控制工作电流(其在PoE的说明性示例中可在从350mA -1A的范围中)，PoE控制电路230在高电流模式中操作。在高电流模式中，PoE控制电路230闭合第一和第二电子控制式开关SA和SB。第一感测电阻器RSENSE-A由此实际上与第二感测电阻器RSENSE-B并联。电流IPORT的第一部分流经由第一 NMOSFET 50A和第一感测电阻器RSENSE-A的串联组合所呈现的并联电流路径，并且电流IPORT的第二部分如以上关于低电流模式所描述地流经第二 NMOSFET 50B和第二感测电阻器RSENSE-B的串联组合。由于第二 NMOSFET 50B和第一 NMOSFET 50A的面积之比与第二感测电阻器RSENSE-B和第一感测电阻器RSENSE-A之比(即RAT1)成反比，因此流经这些支路的电流类似地响应于RAT1。第一感测电阻器RSENSE-A和第二感测电阻器RSENSE-B实际上是并联的，且电流IPORT以响应于RAT1的量流经第一感测电阻器RSENSE-A和第二感测电阻器RSENSE-B。具体而言，通过第二感测电阻器RSENSE-B的电流(其产生VSENSE)为IPORT/(RAT10+1)。通过利用RAT1来确定第一 NMOSFET 50A和第二 NMOSFET 50的面积以及第一感测电阻器RSENSE-A和第二感测电阻器RSENSE-B的电阻两者，电流在这些支路之间按比例划分，而不管温度如何，因为电阻、以及导通电阻具有固定比值。
[0066]对于PoE的说明性示例，其中RAT1 = 7、且RSENSE-A = 0.8欧姆、且通过的电流IPORT在350mA到IA的范围中，则VSENSE的范围从35mV到100mV，其可容易地由标准ADC来达成，其中一倍增器作为该ADC的前端的一部分(未示出倍增器)。
[0067]图5A图解了用于单个ADC 130的输入电路400的高级框图，其中ADC 130被安排成处置宽范围的电流控制电平，如以上关于图4A和4B所描述的。输入电路400包括:差分放大器40 ；电子控制式开关50 ；电子控制式开关SS ；PoE控制电路230 ;第一感测电阻器RSENSE-A ；以及第二感测电阻器RSENSE-B。电子控制式开关50在一个非限制性实施例中被实现为NM0SFET，然而这并不意味着以任何方式进行限制。类似地，PoE控制电路230是一般控制电路的实施例，且并不意味着被限于PoE的具体技术。本文的教导可适用于其中将应用电流限制且将测量宽范围电流的任何电路。
[0068]极限电压VUMIT (其如上所述地可响应于PoE控制器230的输出来设置)被耦合至差分放大器40的非反相输入。差分放大器40的输出耦合至电子控制式开关50的栅极。差分放大器40的反相输入親合至电子控制式开关SS的第一端子、电子控制式开关50的源极、第二感测电阻器RSENSE-B的第一端、以及ADC 130的输入。电子控制式开关SS的第二端子耦合至第一感测电阻器RSENSE-A的第一端，且电子控制式开关SS的控制端子耦合至PoE控制电路230的输出。第一感测电阻器RSENSE-A和第二感测电阻器RSENSE-B的第二端各自耦合至共用电位点。电子控制式开关50的漏极耦合至端口 55(未示出)，且IPORT流经端口 55。
[0069]如上所述，第二感测电阻器RSENSE-B的电阻与第一感测电阻器RSENSE-A的电阻的比值被设为预定值(标示为RAT102)，其大于I。由此，第二感测电阻器RSENSE-B的电阻大于第一电阻器RSENSE-A的电阻。电子控制式开关SS的导通电阻被假定为可忽略的，且由此不影响电流。
[0070]图5B图解了图5A的输入电路的操作方法的高级框图，为清楚起见，图5A和5B被一起描述。在阶段2100，为了控制和测量低电流(诸如PoE的类别电流，其被限于O-50mA的范围)，PoE控制电路230在低电流模式中操作。在低电流模式中，PoE控制电路230将电子控制式开关SS设为断开。电流IPORT由此仅流经电子控制式开关50和由第二感测电阻器RSENSE-B呈现的单条电流路径，并跨第二感测电阻器RSENSE-B产生VSENSE。
[0071]在阶段2110，为了控制工作电流(其在PoE的说明性示例中可在从350mA -1A的范围中)，PoE控制电路230在高电流模式中操作。在高电流模式中，PoE控制电路230闭合电子控制式开关SS。第一感测电阻器RSENSE-A由此与第二感测电阻器RSENSE-B并联，且电流IPORT的第一部分流经由第一感测电阻器RSENSE-A呈现的并联电流路径，且第二部分如以上关于低电流模式所描述地流经由第二感测电阻器RSENSE-B呈现的电流路径。由于第一感测电阻器RSENSE-A和第二感测电阻器RSENSE-B并联耦合，因此VSENSE小于如果电子控制式开关SS断开且第一感测电阻器RSENSE-A不耦合至第二感测电阻器RSENSE-B的情况。因此，如以上关于图4A - 4B所描述的，在低电流模式和高电流模式两者中，VSENSE皆处在容易由单个标准ADC达成的范围内。如上所述，差分放大器40被安排成通过调节电子控制式开关50的栅极电压来控制电流IPORT。
[0072]图6A图解了用于ADC 130的宽范围输入装置300的高级示意图，且图6B图解了装置300的操作方法的高级流程图。装置300包括:控制电路310，包括存储器320 ;多个主电子控制式开关330 ;多个感测电子控制式开关350 ;多个电子控制式开关360 ;多个电子控制式开关365 ;运算放大器370 ;电子控制式开关380 ;电流镜390，包括输入电子控制式开关400和输出电子控制式开关410 ;以及感测阻抗元件，其在一个实施例中包括感测电阻器RS。主开关330、感测开关350和开关380中的每一者在以下被描述成实现为η沟道金属氧化物场效应晶体管(NMOSFET)，然而这并不意味着以任何方式进行限制，并且可以提供被安排成调节流过的电流强度的其他电子控制式开关。为便于理解，感测电子控制式开关350将替换地被称为感测FET 350，而不进行限制。在一个实施例中，提供单个半导体本体320，每个主开关330包括半导体本体320的特定单元，且提供单个半导体本体340，每个感测FET 350包括该半导体本体的特定单元。在另一实施例中，每个主开关330和感测FET350包括单个半导体本体的特定晶体管单元。电流镜390的输入电子控制式开关400和输出电子控制式开关410中的每一者在以下被描述成实现为P沟道金属氧化物场效应晶体管(PM0SFET)，然而这并不意味着以任何方式进行限制，并且可以提供被安排成调节流过的电流强度的其他电子控制式开关。
[0073]各主开关330的漏极彼此耦合，且各主开关330的源极耦合至共用电位。主开关330的栅极各自親合至相应的电子控制式开关360的第一端子，且每个电子控制式开关360的第二端子耦合至共用栅极电压(标示为VG)。每个电子控制式开关360的控制输入耦合至控制电路310的相应输出(为简化起见，未示出连接)。各感测FET 350的漏极彼此耦合，且各感测FET 350的源极耦合至共用电位。感测FET 350的栅极各自耦合至相应的电子控制式开关365的第一端子，且每个电子控制式开关365的第二端子親合至栅极电压VG。每个电子控制式开关365的控制输入耦合至控制电路310的相应输出(未示出连接)。由此，每个主开关330具有被安排成启用其操作的相关联电子控制式开关360，且每个感测FET 350具有被安排成启用其操作的相关联电子控制式开关365。
[0074]运算放大器370的第一输入耦合至感测FET 350的漏极以及电子控制式开关380的源极。运算放大器370的第二输入耦合至主开关330的漏极，且运算放大器370的输出親合至电子控制式开关380的栅极。电子控制式开关380的漏极親合至输入电子控制式开关400的漏极、以及输入电子控制式开关400和输出电子控制式开关410的栅极。输入电子控制式开关400和输出电子控制式开关410的源极共同耦合至电源电压VDD，且输出电子控制式开关410的漏极耦合至感测电阻器RS的第一端。感测电阻器RS的第二端耦合至共用电位，且感测电阻器RS的第一端进一步耦合至ADC 130的