一种低功耗、高分辨率的全数字锁相环结构的制作方法
【技术领域】
[0001 ] 本发明涉及集成电路技术领域，尤其涉及一种全数字锁相环结构。
【背景技术】
[0002]随着半导体产业的突飞猛进的发展，以及人们日益增长的物质文化需求，特别是对电子产品的体积和重量的关注，迫使每一块电子芯片的面积都越来越小。
[0003]在当今的电子系统中，用户希望所有的功能都集成到一个芯片的考虑，例如，我们一定要在芯片中设计出通用串行总线(USB)功能模块；而不是用片外的通用串行总线(USB)界面来增加用户的花销。
[0004]在诸如微处理器、数字交换机和多媒体体统中，经常需要时钟生成器或是时钟倍频器，因此锁相环成为在这个领域中重要的结构。为了减少片上系统的整体功耗，尤其是减少诸如移动设备的功耗，降低功耗技术是不可或缺的一种技术。
[0005]在锁相环结构中，振荡器是其中核心模块，然而传统的石英晶体振荡电路是至今唯一没有被整合在集成电路中的组件之一。同时，石英晶体振荡电路与制作工艺不兼容，这样会造成额外的制造成本、电路的集成度自然也就不够高，当然也会带来额外的功耗。
[0006]因此希望提出一种集成有数控振荡器模块的低功耗数字锁相环结构设计。
【发明内容】
[0007]本发明提供了一种全数字锁相环结构，该结构包括:
[0008]数字电路部分，包括数控振荡器模块，用于调整控制码并准备输出时钟频率；
[0009]逻辑电路部分，包括鉴相器模块，用于鉴别经过分频器分频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异；全数字锁相环的控制器模块，用于捕获在期望的时钟频率附近值的频率和获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号；分频模块，用于和参考时钟做比较并输出数控振荡器所产生的时钟信号。
[0010]与现有技术相比，采用本发明提供的技术方案具有如下优点:通过采用使用粗调和微调的级联框架结构的数控振荡器，在提高操作频率范围的同时维持了高精度，同时用若干个分割延时链构成粗调部分，进而降低了功耗。通过使用二进制算法更快的获得所需的时钟频率，提高了效能。
【附图说明】
[0011]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
[0012]图1为根据本发明的实施例的全数字锁相环的结构框图；
[0013]图2为根据本发明的实施例的数控振荡器整体结构框图；
[0014]图3为根据本发明的实施例的频率锁定的二进制的搜索算法示意图；
[0015]图4为根据本发明的实施例的全数字锁相环控制的工作流程图。
【具体实施方式】
[0016]下面详细描述本发明的实施例。
[0017]所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和结构的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他结构的使用。
[0018]本发明提供了一种低功耗、高分辨率的全数字锁相环结构。下面，将通过本发明的一个实施例并结合图2至图4对图1所示的全数字锁相环进行具体描述。
[0019]所述全数字锁相环结构包括定制数字电路部分和逻辑电路部分。其中，全定制数字电路部分包括:
[0020]数控振荡器模块，在本发明的实施例中所述数控振荡器模块包含有两个子数控振荡器模块，分别是第一子数控振荡器模块103和第二子数控振荡器模块105，其中，第一子数控振荡器模块103根据鉴相器单元输出的UP (上)或者是DOWN (下)信号来调整数控振荡器的控制码，从而可以控制输出的时钟信号频率的大小；第二子数控振荡器模块105根据已经调整好的数控振荡器的控制码准备输出时钟频率。
[0021]如图2所示，本发明所述的数控振荡器模块采用了粗调和微调的级联框架结构，采用此结构的优点是在提高操作频率范围的同时维持了高精度。其中所述粗调部分201又是由若干个分割延时链211、212、213构成的，这样就有效的降低了整个振荡器模块的功耗。
[0022]数控振荡器模块的粗调部分采用分割延时链的框架结构是为了节省不必要的功耗。分割延时链是由若干个二输入的与门级联和多路选择器构成的。二输入的与门的一个输入管脚与输出管脚相连，另外一个输入管脚作为控制端口，从而决定某个二输入的与门是否在延时链上，同时这种方法也关闭了不参与延时的二输入的与门的能耗，因此节省了不必要的功耗。
[0023]微调部分202使用了延迟单元结构来减少电路的负载和复杂程度从而减少功率消耗。因此，本发明所述的数控振荡器实现了在整体功率消耗大幅的降低的同时维持高分辨率从而获得高效能。整体的微调部分的延时要能够覆盖一个粗调部分201延时单元，这样所产生的时钟频率才不会出现不连续的现象，而且分辨率也会有所提升。为了使微调部分实现降低功耗，本发明的微调部分采用了两级微调，第一级微调整体电路的延迟要能覆盖一个粗调部分延时单元的延时，第二级微调整体电路的延迟要能覆盖第一个微调部分延时单元的延时。通过这种两级微调的结构可以减少电路的负载和复杂程度从而减少功率消耗。
[0024]逻辑电路部分，包括鉴相器模块101、全数字锁相环的控制器模块104和分频器模块102、106，其中:
[0025]所述鉴相器模块101的主要功能是鉴别经过分频器分频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异，并根据上述差异极性而产生“上”或者是“下”信号以通知全数字锁相环的控制器模块104对数控振荡器模块103、105的控制码做出调整；
[0026]所述分频模块包括第一分频器模块102和第二分频器模块106，其中第一分频模块102，用于对第一子数控振荡器103的输出信号进行分频，并且将分频后的晶振分频时钟输出到鉴相器101与参考时钟做比较；第二分频模块106，用于对第二子数控振荡器105的输出信号进行分频，并输出分频信号；
[0027]所述全数字锁相环的控制器模块104具有可调节搜索频率步长的能力。所采用的方法有两种:第一种是利用二进制搜索算法捕获到在期望的时钟频率附近值的频率；第二种是采用平均值算法产生受电源电压、温度以及工艺影响较少的高分辨率的时钟频率的数控振荡器103、105的控制码