。
[0028]具体的，如图3所示，二进制搜索算法是一种快速的锁定目标频率的方法。这种二进制搜索算法不仅能够快速的获得所需要的时钟频率，而且与模拟方式相比能够得到更好的效能。首先把搜索频率的初始值设置在可达到频率范围的中间值，搜索的步长是四分之一的可达到频率范围。当输出的频率大于目标频率的时候，控制器模块会增大搜索的步长来减小输出的频率，增大的搜索的步长是原来搜索的步长的二分之一；同理，当输出的频率小于目标频率的时候，控制器模块会增大数控振荡器控制码来增加输出频率。当搜索的步长为I的时候，目标频率锁定。
[0029]当鉴相器模块的输出信号由“下”转变到“上”的时候，说明相位的极性(polaritychange)发生了改变,这时搜索的步长(step)应该减少为当前搜索步长的一半。
[0030]平均值算法是为了决定最终需要输出的时钟频率的数控振荡器的控制码。采用此算法可以减少不理想情况的影响并减少抖动(jitter)。在规定的时钟周期中,探测由相应的数控振荡器的控制码所产生的出最大和最小的频率，然后取这两个频率的平均值对应的数控振荡器的控制码作为最终需要输出的时钟频率的数控振荡器的控制码。
[0031]如图4所示，全数字锁相环的控制器模块的工作过程是，首先进行频率的锁定，然后在进行相位的修正。具体的，步骤S401首先获得参考频率，然后步骤S402中，由逻辑电路部分的鉴相器101比较经过分频器分频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异输出上升或下降计数信号，步骤S404根据此判断相位极性是否改变，如果改变，则通知控制器模块104执行步骤S406，搜索的步长(st印)减少为当前搜索步长的一半，并返回步骤S402 ;如果极性未改变，则上升计数加一，如果此时步长值为1，则步长值乘2，并返回步骤S402，如果步长值不为1，则返回步骤S404。
[0032]本发明所提供的低功耗、高分辨率的全数字锁相环结构，适用于微处理器系统，通过采用使用粗调和微调的级联框架结构的数控振荡器，在提高操作频率范围的同时维持了高精度，同时用若干个分割延时链构成粗调部分，进而降低了功耗。通过使用二进制算法更快的获得所需的时钟频率，提高了效能。
[0033]虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
[0034]此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
【主权项】
1.一种全数字锁相环结构，该结构包括: 数字电路部分，包括数控振荡器模块(103、105)，用于调整控制码并准备输出时钟频率； 逻辑电路部分，包括鉴相器模块(101)，用于鉴别经过分频器(102)分频数控振荡器(103)所产生的时钟信号与参考时钟之间的频率差异和相位差异；全数字锁相环的控制器模块(104)，用于捕获在期望的时钟频率附近值的频率和获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号；分频模块(102、106)，用于输出数控振荡器所产生的时钟信号的分频信号，以与参考时钟做比较。2.根据权利要求1所述的结构，其中所述数控振荡器模块(103、105)的特征为采用了粗调部分(201)和微调部分(202)的级联框架结构。3.根据权利要求2所述的结构，其中所述粗调部分(201)是由若干个分割延时链(211-213)构成。4.根据权利要求3所述的结构，所述分割延时链是由若干个二输入的与门级联和多路选择器构成的，其中二输入的与门的一个输入管脚与输出管脚相连，另外一个输入管脚作为控制端口。5.根据权利要求2所述的结构，其中所述微调部分(202)包含有延迟单元结构。6.根据权利要求2所述的结构，其中所述微调部分(202)采用了两级微调，其中第一级微调整体电路的延迟覆盖所述粗调部分延时单元的延时，第二级微调整体电路的延迟覆盖第一级微调部分延时单元的延时。7.根据权利要求1所述的结构，其中所述数控振荡器模块(103、105)包含有两个子数控振荡器模块，分别是第一子数控振荡器模块(103)和第二子数控振荡器(105)模块，其中: 第一子数控振荡器模块(103)根据鉴相器(101)输出的信号来调整数控振荡器的控制码； 第二子数控振荡器模块(105)根据已经调整好的数控振荡器的控制码准备输出时钟频率。8.根据权利要求1所述的结构，其中所述鉴相器模块(101)鉴别经过分频器分(102)频数控振荡器所产生的时钟信号与参考时钟之间的频率差异和相位差异来，并根据所述差异来对数控振荡器模块的控制码做出调整。9.根据权利要求1所述的结构，其中所述全数字锁相环的控制器模块(104)的搜索频率步长可调节。10.根据权利要求1所述的结构，其中所述全数字锁相环的控制器模块(104)用于捕获在期望时钟频率附近值的频率并获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号。11.根据权利要求10所述的结构，其中所述全数字锁相环的控制器模块(104)捕获在期望时钟频率附近值的频率所采用的算法是二进制搜索算法，获得受电源电压、温度以及工艺影响较少的高分辨率的时钟信号的算法是平均值算法。12.根据权利要求7所述的结构，其中所述分频模块包括第一分频器模块(102)和第二分频器模块(106)，其中: 第一分频模块(102)，用于对第一子数控振荡器(103)的输出信号进行分频，并且将分频后的晶振分频时钟输出到鉴相器(101)与参考时钟做比较； 第二分频模块(106)，用于对第二子数控振荡器(105)的输出信号进行分频，并输出分频信号。
【专利摘要】本发明提供了一种低功耗、高分辨率的全数字锁相环结构，包括：数字电路部分，包括至少一个数控振荡器模块；逻辑电路部分，包括鉴相器模块、全数字锁相环的控制器模块和分频模块。本发明通过采用使用粗调和微调的级联框架结构的数控振荡器，在提高操作频率范围的同时维持了高精度，同时用若干个分割延时链构成粗调部分，进而降低了功耗。
【IPC分类】H03L7/18
【公开号】CN104917523
【申请号】CN201410090548
【发明人】乔树山, 谢正章, 赵慧冬, 黑勇
【申请人】中国科学院微电子研究所
【公开日】2015年9月16日
【申请日】2014年3月12日