输入端子A1_A6、B1_B6、C1-C6和D1-D6驱动且每一者提供两个LUT输出信号05和06。来自LUT 1801A-1801D的06输出端子分别驱动切片输出端子A-D。LUT数据输入信号由FPGA互连结构经由可由可编程互连元件1811实施的输入多路复用器供应，且LUT输出信号也供应到互连结构。切片M还包含:驱动输出端子AMUX-DMUX的输出选择多路复用器1811A-1811D ;驱动存储器元件1802A-1802D的数据输入端子的多路复用器1812A-1812D ;组合多路复用器1816、1818和1819 ;弹跳多路复用器电路1822-1823 ;由反相器1805和多路复用器1806( —起提供输入时钟路径上的任选的反转)表示的电路；以及具有多路复用器1814A-1814DU815A-181?、1820-1821和异或栅极1813A-1813D的进位逻辑。所有这些元件如图18中示出耦合在一起。在未图示用于图18中说明的多路复用器的选择输入之处，选择输入是由配置存储器单元控制。即，存储在配置存储器单元中的配置位流的配置位耦合到多路复用器的选择输入以选择对多路复用器的正确输入。众所周知的这些配置存储器单元出于清楚起见从图18以及从本文的其它选定图中省略。
[0058]在所描绘的实施例中，每一存储器元件1802A-1802D可经编程以充当同步或异步触发器或锁存器。通过对同步/异步选择电路1803进行编程而针对切片中的全部四个存储器元件做出同步与异步功能性之间的选择。当存储器元件经编程以使得S/R(设定/复位)输入信号提供设定功能时，REV输入端子提供复位功能。当存储器元件经编程以使得S/R输入信号提供复位功能时，REV输入端子提供设定功能。存储器元件1802A-15802D由时钟信号CK计时，所述时钟信号可由全局时钟网络或由例如互连结构提供。此些可编程存储器元件是FPGA设计领域中众所周知的。每一存储器元件1802A-1802D将寄存的输出信号AQ-DQ提供到互连结构。因为每一 LUT 1801A-1801D提供两个输出信号05和06，所以LUT可经配置以充当具有五个共享输入信号(IN1-1N5)的5输入LUT，或具有输入信号IN1-1N6的一个6输入LUT。
[0059]在图18的实施例中，每一 LUTM 1801A-1801D可在若干模式中的任一者中起作用。当在查找表模式中时，每一 LUT具有由FPGA互连结构经由输入多路复用器供应的六个数据输入信号IN1-1N6。64个数据值中的一者是基于信号IN1-1N6的值以可编程方式选自配置存储器单元。当在RAM模式中时，每一 LUT充当单个64位RAM或具有共享寻址的两个32位RAM。RAM写入数据经由输入端子DIl (经由用于LUT 1801A-1801C的多路复用器1817A-1817C)供应到64位RAM，或经由输入端子DII和DI2供应到所述两个32位RAM。LUTRAM中的RAM写入操作由来自多路复用器1806的时钟信号CK且由来自多路复用器1807的写入启用信号WEN控制，所述多路复用器1807可选择性传递时钟启用信号CE或写入启用信号WE。在移位寄存器模式中，每一 LUT充当两个16位移位寄存器，或所述两个16位移位寄存器串联耦合以产生单个32位移位寄存器。移入信号是经由输入端子DIl和DI2中的一者或两者提供。16位和32位移出信号可通过LUT输出端子提供，且所述32位移出信号也可以经由LUT输出端子MC31更直接地提供。LUT 1801A的32位移出信号MC31也可以经由输出选择多路复用器1811D和CLE输出端子DMUX提供到用于移位寄存器成链的一般互连结构。因此，上文阐述的电路和方法可在例如图17和18的装置等装置或任何其它合适的装置中实施。
[0060]根据图19的实施例，例如印刷电路板等电路板1902经配置以接纳多裸片集成电路1904。多裸片集成电路1904包括经耦合以接纳内插件电路1908的衬底1906。内插件1908使得能够将例如FPGA芯片1910和DRAM芯片1912电路等多个集成电路芯片或裸片耦合到衬底1906。焊料球1914启用使得能够借助于例如穿硅通孔(TSV)等各种互连件1916将信号从各种芯片耦合到电路板1902。互连件198还实现多裸片集成电路的各种芯片之间的信号的路由。内插件电路1908可为具有各种包括互连元件的金属层的硅衬底，所述互连元件实现FPGA芯片与DRAM芯片之间或芯片中的一者与衬底1906之间的信号的路由。然而，内插件电路可为具有使得能够如所示路由信号的导电元件的任何材料。虽然FPGA芯片1910和DRAM芯片1912的所有电路可实施在单个裸片上，但图19的实施例使得能够更高效地实施FPGA芯片1910和DRAM芯片1912的各种电路。举例来说，一些电路可更高效地实施于根据一种工艺制造的集成电路芯片中，例如形成某一尺寸的晶体管的工艺，而其它电路可更高效地实施于根据另一工艺制造的集成电路芯片中。因此，图19的布置可用以实施图9的电路，其中DRAM 902被实施为DRAM 1912，且所述多个存储器元件924-930实施为衬底1906中的SRAM或EDRAM。DRAM接口 922和可编程资源接口 932可实施在衬底1906上或实施为内插件1908的一部分。
[0061]现在参见图20，流程图展示实施集成电路装置中的存储器的方法。确切地说，在框2002处实施耦合到可编程互连元件的可编程资源，其中所述可编程互连元件实现与可编程资源的信号通信。所述可编程互连件可为例如与图17的1B或CLE相关联的互连元件。在框2004处提供多个存储器块，且在框2006处将专用互连元件耦合到所述多个存储器块。所述多个存储器块可为例如图17的增强存储器元件1716。可在框2008处实施DRAM块，其中可在DRAM块与所述多个存储器块之间实施专用互连元件。可使用如所描述的图1-19的电路或使用一些其它合适的电路实施图20的方法的各种元件。虽然描述方法的特定元件，但应理解，方法的额外元件或涉及元件2002-2008的额外细节可根据图1-19的揭示来实施。
[0062]因此可理解，已描述具有存储器的新型集成电路装置以及实施集成电路装置中的存储器的方法。所属领域的技术人员将了解，应看到存在并入所揭示的发明中的众多替代方案和等效物。因此，本发明并非由前述实施例进行限制，而是仅由所附权利要求书进行限制。
【主权项】
1.一种具有存储器的集成电路装置，所述集成电路装置包括: 可编程资源； 可编程互连元件，其耦合到所述可编程资源，所述可编程互连元件实现与所述可编程资源的信号通信； 多个存储器块；以及 专用互连元件，其耦合到所述多个存储器块，所述专用互连元件实现对所述多个存储器块的存取。2.根据权利要求1所述的集成电路装置，其中所述多个存储器块包括多个SRAM块。3.根据权利要求1或权利要求2所述的集成电路装置，其中所述专用互连元件包括纵横开关。4.根据权利要求1到3中任一权利要求所述的集成电路装置，其中所述专用互连元件包括耦合于所述多个存储器块与所述可编程资源之间的输入互连元件，所述集成电路装置进一步包括耦合于所述多个存储器块与所述可编程资源之间的输出互连元件。5.根据权利要求1到4中任一权利要求所述的集成电路装置，其中所述可编程资源包括各自具有第一存储器大小的多个SRAM块，且所述多个存储器块中的每一存储器块是具有第二存储器大小的SRAM块，所述第二存储器大小大于所述第一存储器大小。6.根据权利要求1到5中任一权利要求所述的集成电路装置，其中所述可编程资源包括DRAM块，且所述专用互连元件实现所述DRAM块与所述多个存储器块之间的信号通信。7.根据权利要求1到6中任一权利要求所述的集成电路装置，其中所述DRAM块在所述集成电路封装的第一裸片上且所述可编程资源在所述集成电路封装的第二裸片上。8.一种实施集成电路装置中的存储器的方法，所述方法包括: 实施耦合到可编程互连元件的可编程资源，所述可编程互连元件实现与所述可编程资源的信号通信； 提供多个存储器块；以及 将专用互连元件耦合到所述多个存储器块，所述专用互连元件实现对所述多个存储器块的存取。9.根据权利要求8所述的方法，其中实施可编程资源包括实施各自具有第一存储器大小的第一多个SRAM块，且提供多个存储器块包括提供各自具有第二存储器大小的多个SRAM块，所述第二存储器大小大于所述第一存储器大小。10.根据权利要求8或权利要求9所述的方法，其中将专用互连元件耦合到所述多个存储器块包括提供与可编程互连元件分开的所述专用互连元件。11.根据权利要求8到10中任一权利要求所述的方法，其中将专用互连元件耦合到所述多个存储器块包括将纵横开关耦合到所述多个存储器块。12.根据权利要求8到11中任一权利要求所述的方法，其进一步包括实施DRAM块以及所述DRAM块与所述多个存储器块之间的第二纵横开关。13.根据权利要求8到11中任一权利要求所述的方法，其中实施可编程资源包括在所述集成电路装置的第一裸片上实施可编程资源，且实施DRAM块包括在所述集成电路装置的第二裸片上实施DRAM块。
【专利摘要】本发明揭示一种具有存储器的集成电路装置。所述集成电路装置包括：可编程资源(602)；可编程互连元件(1704)，其耦合到所述可编程资源，所述可编程互连元件实现与所述可编程资源的信号通信；多个存储器块(606)；以及专用互连元件，其耦合到所述多个存储器块，所述专用互连元件(604)实现对所述多个存储器块的存取。还揭示一种实施集成电路装置中的存储器的方法。
【IPC分类】H03K19/177
【公开号】CN105144585
【申请号】CN201480012875
【发明人】艾弗伦·C·吴
【申请人】吉林克斯公司
【公开日】2015年12月9日
【申请日】2014年3月6日
【公告号】US9153292, US20140254232, WO2014138479A1