具有存储器的集成电路装置以及实施集成电路装置中的存储器的方法
【技术领域】
[0001]本发明大体上涉及集成电路装置，且确切地说，涉及具有存储器的集成电路装置以及实施集成电路装置中的存储器的方法。
【背景技术】
[0002]存储器的使用是几乎任何电子装置的重要方面。存在不同类型的存储器。举例来说，易失性存储器是仅当电力施加到存储器时将保持存储于所述存储器中的值的一类存储器。当电力移除时，存储于所述存储器中的数据将在某个时间周期后丢失。相比之下，非易失性存储器是当电力移除时其数据不受影响的一类存储器。
[0003]不同类型的存储器元件可具有不同性质。举例来说，存储器元件可具有不同的存取时间、电力消耗、对辐射效果的抗扰性等。因此，可不仅基于存储器的所要操作，而且基于存储器的操作质量来选择存储器。
[0004]取决于存储器的功能性或操作质量，存储器可包含在集成电路装置上，或与集成电路装置分开实施且由集成电路装置存取。提供与集成电路装置分开的存储器可影响实施所述存储器的总电路的操作。因此，当实施与集成电路装置相关联的存储器时在选择存储器类型和存储器位置两者时存在各种考虑。
【发明内容】
[0005]描述一种具有存储器的集成电路装置。所述集成电路装置包括:可编程资源；可编程互连元件，其耦合到所述可编程资源，所述可编程互连元件实现与所述可编程资源的信号通信；多个存储器块；以及专用互连元件，其耦合到所述多个存储器块，所述专用互连元件实现对所述多个存储器块的存取。
[0006]根据替代布置的具有存储器的集成电路装置包括:动态随机存取存储器(DRAM)块，其具有多个通道；多个存储器块；以及专用互连元件，其耦合于所述DRAM块与所述多个存储器块之间，所述专用互连元件使得能够将数据从所述DRAM块的所述多个通道中的任一者路由到所述多个存储器块中的选定存储器块。
[0007]还描述一种实施集成电路装置中的存储器的方法。所述方法包括:实施耦合到可编程互连元件的可编程资源，所述可编程互连元件实现与所述可编程资源的信号通信；提供多个存储器块；以及将专用互连元件耦合到所述多个存储器块，所述专用互连元件实现对所述多个存储器块的存取。
【附图说明】
[0008]图1是耦合到外部存储器的集成电路的框图；
[0009]图2是静态随机存取存储器(SRAM)块的框图；
[0010]图3是图2的SRAM块的存储器单元的电路图；[0011 ]图4是DRAM块的框图；
[0012]图5是图4的DRAM块的存储器单元的电路图；
[0013]图6是具有多个SRAM块的集成电路装置的一部分的框图；
[0014]图7是耦合到多个SRAM块且具有单独的读取和写入控制的集成电路装置的一部分的框图；
[0015]图8是具有多个SRAM块的集成电路装置的一部分的框图，所述块具有与单个纵横开关相关联的数据以及读取和写入控制；
[0016]图9是具有多个SRAM块和DRAM块的集成电路装置的框图；
[0017]图10是展示实现DRAM的队列中的数据存储的电路的框图；
[0018]图11是展示实现包缓冲子系统的较详细电路的框图；
[0019]图12是展示使用不同大小存储器阵列用于头部和尾部部分的SRAM块的实施方案的框图；
[0020]图13是展示具有头部和尾部存储器分配的SRAM块的实施方案的框图；
[0021]图14是展示具有头部和尾部存储器分配和旁路通道的SRAM块的实施方案的框图；
[0022]图15是纵横开关的框图；
[0023]图16为用于对具有可编程资源的装置进行编程的系统的框图；
[0024]图17为可实施图1到15的电路的具有可编程资源的装置的框图；
[0025]图18是图17的装置的可配置逻辑元件的框图；以及
[0026]图19是多芯片模块集成电路装置的框图；以及
[0027]图20是展示实施集成电路装置中的存储器的方法的流程图。
【具体实施方式】
[0028]首先参见图1，展示耦合到外部存储器的集成电路的框图。确切地说，集成电路装置102借助于通信链路106耦合到外部存储器104。集成电路装置可为任何类型的集成电路装置，例如专用集成电路(ASIC)或具有可编程资源的集成电路装置，如将在下文更详细地描述。集成电路装置102包括耦合到配置电路110的控制电路108。配置电路110可借助于控制电路108或借助于输入/输出(I/O)端口 112从外部存储器104接收配置数据。配置电路110用以通过将配置数据提供到配置存储器116而配置集成电路装置的可编程资源114。或者，配置数据可由控制电路108直接提供到配置存储器。控制电路108和可编程资源114也可以耦合到内部存储器118和120。此外，集成电路装置可任选地包含与同可编程资源114相关联的互连元件分开的专用互连元件122和124，用于实现对存储器元件的存取。
[0029]如将在下文更详细地描述，内部存储器118和120可为不同类型的存储器且可为不同大小的阵列。举例来说，对于可具有与存储器阶层中的可编程资源相关联的查找表(LUT)随机存取存储器(RAM)和块RAM(BRAM)(例如，36千位(Kb)块)的常规装置，存储器阶层中的接下来的层级包含外部SRAM和DRAM。下文阐述的各种电路实施方案包含存储器阶层中位于较小BRAM与外部SRAM或DRAM之间的额外层级。可经配置为联网SRAM的此额外SRAM层级可为芯片上SRAM，其比BRAM更深，但足够小以配合在FPGA裸片上，如将在下文更详细地描述。这些联网SRAM辅助外部存储器以增加总体系统性能，且允许用户较好地使SRAM带宽与SRAM容量关联。
[0030]现在参见图2，展示SRAM块200的框图。图2的SRAM块200可为内部存储器118的一部分，而内部存储器120可为例如DRAM块，其将在下文参看图4和5更详细描述。SRAM块200包括多个个别存储器单元202，其可布置成矩阵。存储器单元列和列解码器204耦合到数据线，且存储器单元行耦合到字线以产生输出数据作为DRAM的输出。因此，为了将数据写入到单元，将与所述单元相关联的字线拉到高，且将所要数据耦合到与所述单元相关联的数据线。为了从单元读取数据，将与单元相关联的字线拉到高，且列解码器产生与所述单元位于其中的列相关联的输出值。
[0031]现在参见图3，展示图2的SRAM存储器块的存储器单元的电路图。所述存储器单元包含具有P沟道晶体管302的反相器，所述P沟道晶体管302的源极耦合到例如Vdd的参考电力电压，且漏极在第一节点“Q”处耦合到η沟道晶体管304的漏极，所述η沟道晶体管304的源极耦合到接地电位(Vss)。所述存储器单元包含具有P沟道晶体管306的第二反相器，所述P沟道晶体管306的源极耦合到参考电压且漏极在第二节点“Q_b”处耦合到η沟道晶体管308的漏极，所述η沟道晶体管308的源极也耦合到接地。第一节点“Q”受η沟道晶体管310控制，所述η沟道晶体管310经耦合以在其栅极接收反相字线(WL0_bar)信号，所述信号控制在第一节点处在位线(BL)上的输入数据的接收。第二节点“Q_b”受另一 η沟道晶体管312控制，所述η沟道晶体管312经耦合以在其栅极接收反相字线信号，所述信号控制所述第二节点Q_b处反转输入数据的接收。晶体管314和316经配置以实现单独的反转字线WL0_bar和WLl_bar。晶体管314和316如所示经配置为使源极耦合到Q和Q_b节点，如图所示，其中栅极各自受经反转WLl_bar控制，从而实现双端口 SRAM。当针对给定单元选择反相字线(WL0_bar)时，位线和反相位线上的值親合到其中存储所述单元的数据值的Q和Q_b节点。所述数据可随后通过WLl_bar信号而存取，从而实现双端口存储器元件。更确切地说，可以仅一个读取端口和一个写入端口实施SRAM单元。不同于提供其中任一者可用于读数或写入的2个读取/写入(w/r)端口的一些SRAM单元，通过包含仅一个读取端口和一个写入端口可增加存储器密度。通过提供用于读数的一个端口和用于写入的一个端口，图3的8T单元可通过实现在二分之一时钟循环(即时钟的上升沿和下降沿)上存取存储器而以具有2个w/r端口的单元两倍快的速度操作。虽然举例展示图3的存储器单元，但可采用其它存储器单元。
[0032]现在参见图4，展示DRAM块的框图。图4的DRAM块可为外部存储器104或内部存储器120的一部分，如将在下文更详细地描述。DRAM块400包括多个单元402，其中的每一者耦合到地址解码器404。地址解码器404接收地址线406，且产生耦合到如所示的多个存储器单元402的地址。地址解码器404接收芯片启用信号，且存储器单元402中的每一者接收参考电压Vref。写入块410实现数据从存储器单元402的读取或数据到存储器单元402的写入。确切地说，如果提供到写入块410的写入启用信号启用借助于栅极414对存储器单元402的写入，那么借助于数据线412提供的数据写入到提供给地址解码器的地址。如果写入启用信号并未启用对存储器单元402的写入，那么在数据线418上产生耦合到反相器416的数据。如将在下文更详细地描述，必须周期性地刷新存储在DRAM块的单元中的数据以保持数据。
[0033]现在参见图5，展示图4的DRAM块的存储器单元的电路图。确切地说，第一晶体管502具有耦合到参考位线的漏极504和耦合到电容器508的源极506。晶体管502在栅极处由参考字线控制。第二晶体管514具有耦合到位线的漏极516和耦合到电容器520的源极518。晶体管514在栅极处由字线控制。通过将字线拉到高，且应用所要值以存储到位线以对电容器520充电，来写入数据。为了从存储器读取数据，读出放大器526将检测在参考位线处存储于电容器512上的电压