度。
【附图说明】
[0027]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0028]图1是本发明实施例伪差分电容型逐次逼近模数转换器电路图；
[0029]图2是图1所示本发明实施例电路的采样阶段电路图；
[0030]图3是图1所示本发明实施例电路的最高位转换阶段电路图；
[0031]图4是图1所示本发明实施例电路的高6位转换阶段电路图；
[0032]图5是图1所示本发明实施例电路的低6位转换阶段电路图。
【具体实施方式】
[0033]如图1所示，是本发明实施例伪差分电容型逐次逼近模数转换器电路图；本发明实施例伪差分电容型逐次逼近模数转换器包括第一电容阵列101、第二电容阵列102、校准电容阵列105、比较器(C0MP)103、控制逻辑电路(SAR&CAL Logic) 104和存储器(CALMemory)106。
[0034]所述第一电容阵列101的输出端PX连接到所述比较器103的第一输入端且通过一切换开关SP连接到共模电平VCM，所述第二电容阵列102的输出端NX连接到所述比较器103的第二输入端且通过一切换开关SN连接到共模电平VCM，由所述第一电容阵列101和所述第二电容阵列102组成伪差分电容阵列。
[0035]所述第一电容阵列101包括第一段子电容阵列和一个以上的低位段子电容阵列，所述第一段子电容阵列为位数比各所述低位段子电容阵列都高。
[0036]所述第一段子电容阵列包括多位电容，各所述低位段子电容阵列包括多位电容，所述第二电容阵列102的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二电容阵列102的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容大小相等并组成差分权重位电容；所述第二电容阵列102的最低位电容和次低位电容大小相等。
[0037]模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所述过渡码值使所述第二电容阵列102的次低位电容和最低位电容都接地；当所述最低位差分权重位码值为0时，所述过渡码值使所述第二电容阵列102的次低位电容和最低位电容都接参考电压VREF。
[0038]所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换。
[0039]所述校准电容阵列105包括多位电容，所述校准电容阵列105的输出端和所述第二电容阵列102的输出端通过耦合电容CNS连接，所述校准电容阵列105用于对所述伪差分电容阵列的电容的失配和所述比较器103的偏移进行校准。
[0040]本发明实施例中，所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端PX，所述电容正相端PX为所述第一电容阵列101的输出端PX，所述第一段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压VINP、参考电压VREF和地中的一个。
[0041]同一所述低位段子电容阵列的各位电容的上极板连接在一起，同一所述低位段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压VINP、参考电压VREF和地中的一个；所述第一段子电容阵列的各位电容的上极板和相邻的所述低位段子电容阵列的各位电容的上极板通过耦合电容CPS连接，相邻的各所述低位段子电容阵列的各位电容的上极板也通过耦合电容连接。
[0042]所述第二电容阵列102的各位电容的上极板连接在一起并作为电容反相端NX，所述电容反相端NX为所述第二电容阵列102的输出端，所述第二电容阵列102的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压VINN、参考电压VREF和地中的一个。
[0043]所述校准电容阵列105的各位电容的上极板连接在一起并作为所述校准电容阵列105的输出端，所述校准电容阵列105的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压VINN、参考电压VREF和地中的一个。
[0044]所述比较器103的第一输入端为正相输入端，所述比较器103的第二输入端为反相输入端；所述比较器103的输出端连接到控制逻辑电路104，各所述一刀三掷开关和各所述切换开关由所述控制逻辑电路104控制。
[0045]图1所示的实例中，所述第一段子电容阵列包括6位电容，分别为电容CPM6、CPM5、CPM4、CPM3、CPM2和CPM1，各电容的下极板分别通过一刀三掷开关SPM6、SPM5、SPM4、SPM3、SPM2和SPM1连接到正相输入电压VINP、参考电压VREF和地中的一个。所述第一段子电容阵列还设置有调节电容CPM0，调节电容CPM0的上极板接输出端PX、下极板接地。
[0046]共有一个所述低位段子电容阵列且所述低位段子电容阵列包括6位电容，分别为电容CPN5、CPN4、CPN3、CPN2、CPN1和CPN0，各电容的下极板分别通过一刀三掷开关SPN5、SPN4、SPN3、SPN2、SPN1和SPN0连接到正相输入电压VINP、参考电压VREF和地中的一个。
[0047]所述第二电容阵列102则包括了 7位电容，分别为电容CNM6、CNM5、CNM4、CNM3、CNM2、CNM1和CNM0，各电容的下极板分别通过一刀三掷开关SNM6、SNM5、SNM4、SNM3、SNM2、SW1和SW1连接到反相输入电压VINN、参考电压VREF和地中的一个。
[0048]所述校准电容阵列包括7位电容，分别为电容CNN5、CNN4、CNN3、CNN2、CNN1、CNC和CNB，各电容的下极板分别通过一刀三掷开关SNN5、SNN4、SNN3、SNN2、SNN1、SNC和SNB连接到反相输入电压VINN、参考电压VREF和地中的一个。所述校准电容阵列还设置有调节电容CNA，调节电容CNA的上极板接所述校准电容阵列105的输出端、下极板接地。
[0049]所述第一段子电容阵列的最高位电容到最低位电容的大小依次为32倍单位电容(C)即32C、16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容和1倍单位电容，调节电容CPM0为1倍单位电容；
[0050]所述低位段子电容阵列的最高位电容到最低位电容的大小依次为16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容、1倍单位电容和1倍单位电容。
[0051]所述校准电容阵列105的最高位电容到最低位电容的大小依次为16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容、1倍单位电容、1/2倍单位电容和1/4倍单位电容，调节电容CNA为1/4倍单位电容。
[0052]耦合电容CPS为32/31倍单位电容，耦合电容CNS为32/31倍单位电容。
[0053]对所述伪差分电容阵列的电容的失配和所述比较器103的偏移进行校准的校准码存储在存储器106中。
[0054]各所述校准码通过在所述控制逻辑电路104对各所述一刀三掷开关和各所述切换开关控制下进行逐次逼近测量并计算得到。
[0055]所述伪差分电容阵列的电容的失配所对应的所述校准码包括:所述第一段子电容阵列的各位权重电容对应的校准码，所述第二电容阵列102的各位权重电容对应的校准码，所述第一段子电容阵列和所述第二电容阵列102的对应位组成的差分权重电容对应的校准码，和所述第一段子电容阵列相邻接的所述低位段子电容阵列的最高位和次高位的权重电容对应的校准码。
[0056]在模数转换过程中由多个所述校准码得到对应转换位的控制码，并通过得到的所述控制码对所述校准电容阵列105进行控制形成对各位模数转换的误差补偿。
[0057]下面说明一下本发明实施例电路的工作过程:
[0058]校准电容阵列105、比较器103和控制逻辑电路104组成的校准子SAR ADC，先测量比较器103的输入失