具有高分辨率电阻尖端的半导体探针和制造其的方法

专利名称：具有高分辨率电阻尖端的半导体探针和制造其的方法
技术领域：
本发明涉及一种半导体探针及其制造方法，更具体而言，涉及具有一种 具有高分辨率电阻尖端的半导体探针及该半导体探针的制造方法，该高分辨 率电阻尖端具有用于控制杂质的分布的掺杂控制层。
背景技术：
随着比如移动电话的便携装置的需求增加，对于小尺寸、高集成度非易 失记录介质的需求也增加了。难于减小常规的硬盘的尺寸且难于增加常规的 闪存的集成度。因此，近年来，许多研究已经关注于使用扫描探针的信息存 储装置。
探针被用于各种扫描探针显微(SPM)技术中。例如，探针被用于扫描 隧道显微镜镜(STM)中，以通过探测根据探针和样品之间的电压差而流动 的电流来读取信息；探针被用于原子力显微镜(AFM)中，以通过使用在探 针和样品之间产生的原子力来读取信息；探针被用于磁力显微镜(MFM) 中，以通过使用在样品的磁场和磁化的探针之间产生的力来读取信息；探针 被用于扫描近场光学显微镜(SNOM)中，以改善由可见光的波长导致的分 辨率限制；探针被用于静电力显微镜(EFM)中，以通过使用样品和探针之 间产生的静电力来读取信息，等等。
为了使用STM技术以高速密集地写和读信息，必须可以探测在具有几 十纳米的直径的区域中存在的表面电荷。另外，为了改善写/读速度，必须可 以制造阵列结构中的悬臂。
在PCT公开NO. WO 03/096409中公开了具有电阻尖端的常规悬臂。
图l是具有电阻尖端的常规悬臂的剖面图。
电阻尖端10以阵列结构竖直地排列在悬臂11上。参考图1,电阻尖端 10包括用第一杂质掺杂的本体14、形成于尖端IO的顶点上且用第二杂质掺 杂的电阻区13、和电阻区13在其之间形成的第一和第二半导体电极12和 15。电阻区13具有几十纳米的直径。第一和第二半导体电极12和15用第 二杂质掺杂。
在形成电阻尖端IO的工艺中，形成于尖端IO的倾斜表面上的第一和第 二半导体电极12和15被过度湿法蚀刻，由此减小了重掺杂的倾斜表面的面 积。因此，在倾斜表面中的导电面积减小，造成电阻区13的空间分辨率恶 化。另外，在制造工艺中，在进行蚀刻工艺之后将形成探针的部分可能由于 约300keV的比较高的注入能而被损伤。另外，存在不仅进行热扩散工艺即 在IOOO'C下12小时的退火工艺的需求，而且还存在进行IOO(TC下30-40 分钟的热氧化工艺的需求。

发明内容
本发明提供了一种具有高分辨率电阻尖端的半导体探针，该尖端具有掺 杂控制层。
本发明还提供了 一种制造具有高分辨率电阻尖端的半导体探针的方法， 该尖端具有掺杂控制层，其中使用比较低的能量进行离子注入且热退火工艺 时间缩短。
根据本发明的一方面，提供了一种半导体探针，其包括用第一杂质掺 杂的悬臂；从悬臂的一端突出且用第二杂质轻掺杂的电阻尖端；形成于电阻 尖端的突出部分的两侧上的掺杂控制层；和形成于掺杂控制层下且用第二杂 质重掺杂而形成的第一和第二电极区。
电阻尖端可以形成为方柱形状，且具有小于100nm、优选地在10-50nm 的范围的宽度。
掺杂控制层可以由绝缘材料或金属材料形成。 金属材料可以选自由A1、 Ti、 W、 Sn、 Cu和Cr构成的组。 根据本发明的另 一方面，提供了 一种制造具有形成于悬臂的一端上的电 阻尖端的半导体探针的方法，所述方法包括在用第一杂质掺杂的基板上形 成条图案掩模；通过使用条图案掩模来蚀刻基板来形成条图案突出部分；在
条图案突出部分的两侧上形成掺杂控制层；和通过基板的暴露的表面，在掺
杂控制层的侧面部分，用第二杂质掺杂基板来形成第一和第二电极区。
所述方法还可以包括在与条图案突出部分以直角交叉的方向上在基板 上形成条图案光敏层；通过使用条图案光敏层作为掩模，蚀刻条图案突出部
分和基板来形成电阻尖端；且通过蚀刻基板的底表面来形成悬臂，从而电阻 尖端位于悬臂的该端上。
形成掺杂控制层可以包括在条图案掩模和基板上沉积绝缘材料或金属 材料，且在条图案突出部分的两侧上形成掺杂控制层，同时通过各向异性蚀 刻由沉积绝缘材料或金属材料形成的层，从而暴露条图案掩模和基板的表 面。
用于基板的离子注入能量小于10keV。
形成第一和第二电极区可以包括通过使用快速热退火工艺处理基板来 激活第一和第二电极区。
条图案掩模的宽度可以小于100nm。


参考附图，通过详细描述示范性实施例，本发明的以上和其他特征和优 点将变得更加显见，在附图中
图l是具有电阻尖端的常规悬臂的剖面图2是根据本发明的实施例的具有高分辨率尖端的半导体探针的尖端部 分的剖面图，该尖端具有掺杂控制层；
图3是根据本发明的实施例的具有高分辨率尖端的半导体探针和记录介 质的剖面图，该尖端具有掺杂控制层；
图4A到4I是根据本发明的实施例的具有高分辨率尖端的半导体探针的 制造方法的视图，该尖端具有掺杂控制层；
图5是当第一和第二电极区形成而没有形成掺杂控制层时的示例的视
图6A和6B是示出没有掺杂控制层的常规半导体探针以及根据本发明 的实施例的具有掺杂控制层的半导体^:针的电性能的曲线图；和
图7A和7B是示出没有掺杂控制层的常规半导体探针以及根据本发明 的实施例的具有掺杂控制层的半导体探针的敏感度和分辨率性能的曲线图。
具体实施例方式
现将参考其中显示本发明的实施例的附图在其后更加全面地描述本发 明。在附图中，为了清晰夸大了层和区域的厚度。
图2是根据本发明的实施例的具有高分辨率尖端的半导体探针的尖端部 分的剖面图，该尖端具有掺杂控制层。
参考图2，电阻尖端20形成于悬臂21的一端，尖端20由用第一杂质掺 杂的硅基板形成且在竖直方向从悬臂21的表面向上突出。电阻尖端20具有 用与第一杂质的极性不同的第二杂质轻掺杂的低电阻区24。掺杂控制层25 形成于低电阻区24的突出部分两侧，在悬臂21的表面上方。用第二杂质重 掺杂的第一和第二电极区22和23形成于掺杂控制层25下。悬臂21、电阻 尖端20、以及第一和第二电极区22和23可以形成于掺杂杂质的预定的工艺 的过程中。这里，第一杂质可以为p型杂质且第二杂质可以为n型杂质。
电阻尖端20的宽度W与将在后述的制造工艺中使用的掩模的宽度相 同。例如，当电阻尖端20的宽度W为100nm时，用于形成第一和第二电极 区22和23的离子注入能量可以减小到例如10keV。因此，在离子注入工艺 期间可以防止对于探针的损伤。第一和第二电极区22和23必须形成于由形 成在电阻尖端20的两侧的掺杂控制层25限定的区域中，由此改善了电阻尖 端20的敏感度，同时保持了其电流分辨率。根椐本实施例，电阻尖端20的 宽度W可以低于100nm,优选地低于50nm，以提供高分辨率。
当将砷(As)以10keV的离子注入能注入以形成第一和第二电极区22 和23时，As密度的分布根据深度而变化。此刻，As密度变得最高的深度是 投影范围(projected range)。 As密度变得最高的深度约为10nm。从离子注 入掩模的一端的As的横向分布是从离子注入掩模的该端到投影范围的As 分布的约30%-40%。另外，随着电阻尖端20的宽度减小，电阻尖端20的空 间分辨率增加。然而，当界定电阻尖端20的宽度的离子注入掩模的宽度减 小时，可能难于防止由于在完成离子注入工艺之后进行的热退火工艺引起的 第一和第二电极区22和23之间的短路。该问题可以通过提供在电阻尖端20 的两侧形成的掺杂控制层25和通过增加离子注入掩模的宽度来解决。当掺 杂控制层25由金属材料形成时，它们可以作为电阻尖端20的屏蔽，由此改 善了空间分辨率。
第一和第二电极区22和23防止了记录介质的表面电荷影响除了电阻尖 端20以外的区域。因此，由记录介质的表面电荷产生的电场导致了电阻尖 端20的电阻值的变化。表面电荷的极性和数量可以从电阻尖端20的电阻值 的变化而被精确地探测。
图3是根据本发明的实施例的具有高分辨率尖端的半导体探针和记录介 质的剖面图，该尖端具有掺杂控制层。
参考图3，当探测记录介质133的表面电荷137时，通过为非导电的耗 尽区138来减小电阻尖端20的低电阻区24的面积，即使当其延伸到第一和 第二电极区22和23。因此，记录介质133的表面电荷137的极性和数量可 以由于低电阻区24的变化的电阻值而被探测。显示了由于通过表面电荷137 产生的电场，形成于低电阻区24中的耗尽区138逐渐延伸到第一和第二电 极区22和23。因为作为导电层的第一和第二电极区22和23之间的短路可 以通过掺杂控制层25来防止，通过电阻尖端20保持了电流路径，且容易制 造具有改善的空间分辨率的电阻尖端20。
图4A到4I是根据本发明的实施例的具有高分辨率尖端的半导体探针的 制造方法的视图，该尖端具有掺杂控制层。
参考图4A，在用第一杂质掺杂的硅基板41上形成了比如氧化硅层或氮 化硅层的掩模层42，且在掩模层42上形成了光敏层43，在其之后在光敏层 43上设置了条图案掩模44。
参考图4B,通过使用曝光、显影和蚀刻工艺，在基板41上形成了条图 案掩模42a。此刻，条图案掩模42a的宽度小于100nm，优选地在10-50nrn 的范围内。
参考图4C，使用条图案掩模42a,将基板41干法蚀刻到小于100nm的 深度。结果，在基板41上形成了条图案突出部分。该条图案突出部分在后 面用作电子尖端区。
参考图4D，为了在基板41上形成掺杂控制层45 (见图4E)，在基板 41上沉积比如Si02的绝缘材料或比如Al、 Ti、 W、 Sn或Cr的金属材料， 且在垂直于基板41的方向进行各向异性蚀刻工艺，由此暴露基板41的表面。 在条图案突出部分的两侧表面上形成了掺杂控制层45。此刻，掺杂控制层 45的宽度小于条图案突出部分的高度的三分之一。
参考图4E，通过基板41的暴露的表面，用第二杂质即As重掺杂基板， 以形成第一和第二电极区51和52。此刻，离子注入能可以被降低，例如 10keV。即，因为对于第一和第二电极区51和52没有蚀刻工艺，第一和第 二电极区51和52的深度可以被减小，且由此可以降低离子注入能。
在完成离子注入工艺之后，进行快速热退火工艺来激活掺杂的杂质。例
如，在1000。C的温度下进行几秒和几分钟的快速热退火工艺。因为，在形成 了掺杂控制层45之后，进行了用于激活掺杂的杂质的快速热退火工艺，可 以防止在快速热退火工艺过程中，通过电阻尖端的下部分，第一和第二电极 区51和52彼此接触的现象。
图5是当第一和第二电极区形成而没有形成掺杂控制层时的示例的视 图。在该情形，第一和第二电极区51和52的第二杂质被扩散，将第一和第 二电极区51和52延伸到条图案突出部分53中。此刻，如果条图案突出部 分53的宽度非常窄，则第一和第二电极区51和52可以彼此接触。因此， 如图4E中所示通过形成掺杂控制层45,即使当条图案掩模42a的宽度非常 窄，也可以防止第一和第二电极区51和52之间的短路和第一和第二电极区 51和52之间的电阻区面积的减小。第一和第二电极区51和52的电阻非常 低，从而第一和第二电极区51和52作为导电区。
当进行快速热退火工艺时，重掺杂的第一和第二电极区51和52之间的 部分由于热扩散而被轻掺杂第二杂质。即，条图案突出部分53下的部分以 及第一和第二电极区51和52可以为低电阻的区，其通过热扩散被轻掺杂第 二杂质。或者，通过用第二杂质轻掺杂已经用第一杂质掺杂的硅基板41，可 以预先形成低电阻的区域。
在完成离子注入工艺之后或在其他随后的工艺完成之后，可以去除条图 案掩模42a。
参考图4F，在图4E的所得结构的顶表面上形成光敏层61,在光敏层 61上在与条图案突出部分53以直角相交的方向上设置条图案光掩模62。
参考图4G，在光敏层61上进行曝光、显影和蚀刻工艺，以形成与条图 案光掩模62形状相同的条图案光敏层63。
参考图4H,使用条图案光敏层63作为掩模，蚀刻条图案突出部分53 以形成将成为电阻尖端53a的方柱突出。此刻，清楚的是，没有在条图案光 敏层63a下的基板51的暴露表面也被蚀刻。
参考图41,当从基板去除条图案光敏层63a时，电阻尖端53a形成为方 柱形状且暴露在基板41上，掺杂控制层45a形成于尖端53a的两侧表面上。 第一和第二电极区51a和52a形成于掺杂控制层45a下。
然后，蚀刻基板41的底表面来形成悬臂，从而电阻尖端53a位于悬臂 的一端且电极垫连接到第一和第二电极区51a和52a。因为形成悬臂的工艺
对于本领域的普通技术人员来讲是公知的，所以将省略其详细描述。
图6A和6B是示出使用事务TC驱动器(transaction TC drive TACD)的 没有掺杂控制层的常规半导体探针以及具有掺杂控制层的半导体探针的电 性能即敏感度的模拟结果的曲线图。对于该模拟，栅电极位于电阻尖端上方， 且电流在第一(源极)和第二(漏极)电极区之间提供。另夕卜，将0V或1.0V 的栅极电压施加到栅电极，且将0或l.OV的电压施加到第一和第二电极区。
图6A显示了在当施加0V的栅极电压的情形和当施加1V的栅极电压的 情形之间存在漏电流的很小的差别。图6B显示了当施加IV的栅极电压时， 与施加0V的栅极电压的情形相比，漏电流增加了高达两倍。这显示了当形 成掺杂控制层时，敏感度显著提高。
敏感度的曲线图，根据是否形成了掺杂控制层，电阻尖端的宽度变化。分别 形成了具有40、 50和80nm的宽度的三个电阻尖端。当具有其上形成了掺杂 控制层的电阻尖端的半导体探针与其上没有形成掺杂控制层的电阻尖端的 半导体探针比较，如图7A所示，无论电阻尖端的宽度如何，具有掺杂控制 层的半导体探针的敏感度被显示显著地增加。
图7B是示出图7A的半导体探针的分辨率的曲线图。参考图7B，当尖 端在宽度上彼此相同时，无论掺杂控制层形成与否，尖端的分辨率也彼此相 同。这显示了根据本发明的半导体探针的分辨率与具有几百nm的分辨率的 现有技术半导体探针相比非常好。即，清楚的是，虽然本发明的半导体探针 的电阻尖端具有几十纳米的宽度，但是其分辨率也改善了，因为第一和第二 电极区形成于电阻尖端的两侧。
根据本发明，通过在电阻尖端的两侧形成掺杂控制层，即使当电阻尖端 的宽度非常窄时，也可以有效地形成下导电区。因此，半导体探针的敏感度 可以显著增加，而不降低电阻区的分辨率。
另外，因为以比较低的能量进行离子注入，所以可以防止对于探针的损 伤。另外，因为不需要进行长时间的离子扩散工艺，杂质的分布可以被精确 地控制，由此使得更容易制造期望的探针。
虽然参考其示范性实施例具体显示和描述了本发明，然而本领域的一般
技术人员可以理解在不脱离由权利要求所界定的本发明的精神和范围的情 况下，可以进行形式和细节上的不同变化。
权利要求
1、一种半导体探针，包括用第一杂质掺杂的悬臂；从所述悬臂的一端突出且用第二杂质轻掺杂的电阻尖端；形成于所述电阻尖端的突出部分的两侧上的掺杂控制层；和形成于所述掺杂控制层下且用所述第二杂质重掺杂而形成的第一和第二电极区。
2、 根据权利要求l所述的半导体探针，其中所述电阻尖端形成为方柱 形状，且具有小于100nm的宽度。
3、 根据权利要求2所述的半导体探针，其中所述电阻尖端的宽度在10 -50nm的范围。
4、 根据权利要求1所述的半导体探针，其中所述掺杂控制层由绝缘材 料或金属材料形成。
5、 根据权利要求4所述的半导体探针，其中所述金属材料选自由Al、 Ti、 W、 Sn、 Cu和Cr构成的组。
6、 一种制造具有形成于悬臂的一端上的电阻尖端的半导体探针的方法， 所述方法包括在用第一杂质掺杂的基板上形成条图案掩模； 通过使用所述条图案掩模来蚀刻所述基板来形成条图案突出部分； 在所述条图案突出部分的两侧上形成掺杂控制层；和 通过所述基板的暴露的表面，在掺杂控制层的侧面部分，用第二杂质掺 杂所述基板来形成第一和第二电极区。
7、 根据权利要求6所述的方法，还包括在与条图案突出部分以直角相交的方向上，在所述基板上形成条图案光 敏层；通过使用所述条图案光敏层作为掩模，蚀刻所述条图案突出部分和基板 来形成所述电阻尖端；且通过蚀刻所述基板的底表面来形成所述悬臂，从而所述电阻尖端位于所 述悬臂的该端上。
8、 根据权利要求6所述的方法，其中所述形成掺杂控制层包括在所述条图案掩模和所述基板上沉积绝缘材料或金属材料，且 在所述条图案突出部分的两侧上形成掺杂控制层，同时通过各向异性蚀刻由沉积所述绝缘材料或所述金属材料形成的层，从而暴露所述条图案掩模和所述基板的表面。
9、 根据权利要求6所述的方法，其中用于所述基板的离子注入能量小于10keV。
10、 根据权利要求6所述的方法，其中所述形成第一和第二电极区包括通过使用快速热退火工艺处理所述基板来激活第一和第二电极区。
11、 根据权利要求6所述的方法，其中所述条图案掩模的宽度小于100nm。
12、 根据权利要求8所述方法，其中所述金属材料选自由Al、 Ti、 W、 Sn、 Cu和Cr构成的组。
全文摘要
本发明公开了一种半导体探针及其制造方法。所述半导体探针包括用第一杂质掺杂的悬臂；从所述悬臂的一端突出且用第二杂质轻掺杂的电阻尖端；形成于所述电阻尖端的突出部分的两侧上的掺杂控制层；和形成于所述掺杂控制层下且用所述第二杂质重掺杂而形成的第一和第二电极区。
文档编号G12B21/02GK101169981SQ200610142809
公开日2008年4月30日 申请日期2006年10月26日 优先权日2006年10月26日
发明者丁柱焕, 洪承范, 申炯澈, 金俊秀 申请人:三星电子株式会社;首尔国立大学校产学协力财团