移位寄存器、栅极驱动电路、显示面板及驱动方法与流程

本公开的实施例涉及一种移位寄存器、栅极驱动电路、显示面板及驱动方法。

背景技术：

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。

技术实现要素：

本公开的实施例提供一种移位寄存器，包括：输入及复位电路，与上拉节点连接；驱动电路，与所述上拉节点连接，其中，所述输入及复位电路被配置为：在正向扫描的输入阶段，接收第一信号和第二信号，并响应于所述第二信号将所述第一信号的电压写入所述上拉节点；在正向扫描的复位阶段，接收第三信号和第四信号，并响应于所述第三信号将所述第四信号的电压写入所述上拉节点；在逆向扫描的输入阶段，接收所述第三信号和所述第四信号，并响应于所述第三信号将所述第四信号的电压写入所述上拉节点；在逆向扫描的复位阶段，接收所述第一信号和所述第二信号，并响应于所述第二信号将所述第一信号的电压写入所述上拉节点；所述驱动电路被配置为在所述上拉节点的电压满足所述驱动电路的输出条件时，输出栅极驱动信号。

例如，在本公开实施例提供的移位寄存器中，所述输入及复位电路包括第一晶体管和第二晶体管，所述第一晶体管的第一极与第一信号端连接以接收所述第一信号，所述第一晶体管的栅极与第二信号端连接以接收所述第二信号，所述第一晶体管的第二极与所述上拉节点连接；所述第二晶体管的第一极与第四信号端连接以接收所述第四信号，所述第二晶体管的栅极与第三信号端连接以接收所述第三信号，所述第二晶体管的第二极与所述上拉节点连接。

例如，在本公开实施例提供的移位寄存器中，所述驱动电路包括存储电路和输出电路。

例如，在本公开实施例提供的移位寄存器中，所述存储电路包括存储电容，所述存储电容的第一端与所述上拉节点连接，所述存储电容的第二端与输出端连接；所述输出电路包括第三晶体管，所述第三晶体管的第一极与第一时钟信号端连接以接收第一时钟信号，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述输出端连接；在所述上拉节点的电压满足所述第三晶体管的输出条件时，所述输出端输出所述栅极驱动信号。

例如，在本公开实施例提供的移位寄存器中，所述驱动电路还包括初始化电路，被配置为将输出端初始化。

例如，在本公开实施例提供的移位寄存器中，所述初始化电路包括第四晶体管，所述第四晶体管的第一极与所述输出端连接，所述第四晶体管的栅极与第二时钟信号端连接以接收第二时钟信号，所述第四晶体管的第二极与第一电压端连接以接收第一电压。

例如，在本公开实施例提供的移位寄存器中，所述驱动电路还包括降噪电路，被配置为对所述上拉节点和输出端降噪。

例如，在本公开实施例提供的移位寄存器中，所述降噪电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，其中，所述第五晶体管的第一极与第一控制信号端连接以接收第一控制信号，所述第五晶体管的栅极与所述第五晶体管的第一极连接，所述第五晶体管的第二极与第一节点连接；所述第六晶体管的第一极与所述第五晶体管的第一极连接，所述第六晶体管的栅极与所述第一节点连接，所述第六晶体管的第二极与第一下拉节点连接；所述第七晶体管的第一极与所述第一节点连接，所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的第二极与第一电压端连接；所述第八晶体管的第一极与所述第一下拉节点连接，所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的第二极与所述第一电压端连接；所述第九晶体管的第一极与所述上拉节点连接，所述第九晶体管的栅极与第二下拉节点连接，所述第九晶体管的第二极与所述第一电压端连接；所述第十晶体管的第一极与所述上拉节点连接，所述第十晶体管的栅极与所述第一下拉节点连接，所述第十晶体管的第二极与所述第一电压端连接；所述第十一晶体管的第一极与第二控制信号端连接以接收第二控制信号，所述第十一晶体管的栅极与所述第十一晶体管的第一极连接，所述第十一晶体管的第二极与第二节点连接；所述第十二晶体管的第一极与所述第十一晶体管的第一极连接，所述第十二晶体管的栅极与所述第二节点连接，所述第十二晶体管的第二极与所述第二下拉节点连接；所述第十三晶体管的第一极与所述第二节点连接，所述第十三晶体管的栅极与所述上拉节点连接，所述第十三晶体管的第二极与所述第一电压端连接；所述第十四晶体管的第一极与所述第二下拉节点连接，所述第十四晶体管的栅极与所述上拉节点连接，所述第十四晶体管的第二极与所述第一电压端连接；所述第十五晶体管的第一极与输出端连接，所述第十五晶体管的栅极与所述第一下拉节点连接，所述第十五晶体管的第二极与所述第一电压端连接；所述第十六晶体管的第一极与所述输出端连接，所述第十六晶体管的栅极与所述第二下拉节点连接，所述第十六晶体管的第二极与所述第一电压端连接。

例如，在本公开实施例提供的移位寄存器中，在所述正向扫描的输入阶段，所述第一信号的电压为高电平电压，所述第二信号的电压为高电平电压，所述第三信号的电压为低电平电压，所述第四信号的电压为低电平电压；在所述正向扫描的复位阶段，所述第一信号的电压为低电平电压，所述第二信号的电压为低电平电压，所述第三信号的电压为高电平电压，所述第四信号的电压为低电平电压；在所述逆向扫描的输入阶段，所述第一信号的电压为低电平电压，所述第二信号的电压为低电平电压，所述第三信号的电压为高电平电压，所述第四信号的电压为高电平电压；在所述逆向扫描的复位阶段，所述第一信号的电压为低电平电压，所述第二信号的电压为高电平电压，所述第三信号的电压为低电平电压，所述第四信号的电压为低电平电压。

本公开的实施例还提供一种栅极驱动电路，包括本公开任一实施例提供的移位寄存器。

例如，本公开实施例提供的栅极驱动电路，包括级联的多个本公开任一实施例提供的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的第二信号为上一级移位寄存器的输出端输出的输出信号；本级移位寄存器的第三信号为下一级移位寄存器的输出端输出的输出信号。

本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。

例如，本公开实施例提供的显示面板，还包括栅线、数据线以及由所述栅线和所述数据线交叉限定的多个像素单元，所述栅极驱动电路被配置为向所述栅线提供栅极驱动信号。

本公开的实施例还提供一种本公开任一实施例提供的栅极驱动电路的双向扫描驱动方法，包括：在正向扫描的输入阶段，接收第一信号和第二信号，并响应于所述第二信号将所述第一信号的电压写入所述上拉节点；在正向扫描的复位阶段，接收第三信号和第四信号，并响应于所述第三信号将所述第四信号的电压写入所述上拉节点；在逆向扫描的输入阶段，接收所述第三信号和所述第四信号，并响应于所述第三信号将所述第四信号的电压写入所述上拉节点；在逆向扫描的复位阶段，接收所述第一信号和所述第二信号，并响应于所述第二信号将所述第一信号的电压写入所述上拉节点。

例如，本公开实施例提供的方法，还包括在所述上拉节点的电压满足所述驱动电路的输出条件时，输出栅极驱动信号。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。

图1是本公开实施例提供的一种移位寄存器的示意图之一；

图2是本公开实施例提供的一种移位寄存器的示意图之二；

图3是本公开实施例提供的一种移位寄存器的示意图之三；

图4是本公开实施例提供的一种移位寄存器的示意图之四；

图5是本公开实施例提供的一种移位寄存器的示意图之五；

图6是本公开实施例提供的一种移位寄存器的示意图之六；

图7是本公开实施例提供的一种移位寄存器的示意图之七；

图8是本公开实施例提供的一种移位寄存器的示意图之八；

图9是本公开实施例提供的一种栅极驱动电路的示意图；

图10是本公开实施例提供的一种显示面板的示意图；

图11是本公开实施例提供的一种栅极驱动电路在正向扫描时的信号波形示意图；

图12是本公开实施例提供的一种栅极驱动电路在逆向扫描时的信号波形示意图；

图13是本公开实施例提供的一种栅极驱动电路第一控制信号和第二控制信号的波形示意图；以及

图14是本公开实施例提供的一种双向扫描驱动方法的流程图。

具体实施方式

下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。

除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。

传统的移位寄存器和栅极驱动电路只能进行单向扫描，显示面板的兼容性较差。

本公开实施例提供的移位寄存器、栅极驱动电路、显示面板及驱动方法可实现栅极驱动电路的双向扫描，提升显示面板的兼容性。

本公开的实施例提供一种移位寄存器100，如图1所示，该移位寄存器100包括：输入及复位电路110，与上拉节点PU连接；驱动电路120，与上拉节点PU连接。输入及复位电路110被配置为：在正向扫描的输入阶段，接收第一信号S1和第二信号S2，并响应于第二信号S2将第一信号S1的电压写入上拉节点PU；在正向扫描的复位阶段，接收第三信号S3和第四信号S4，并响应于第三信号S3将第四信号S4的电压写入上拉节点PU；在逆向扫描的输入阶段，接收第三信号S3和第四信号S4，并响应于第三信号S3将第四信号S4的电压写入上拉节点PU；在逆向扫描的复位阶段，接收第一信号S1和第二信号S2，并响应于第二信号S2将第一信号S1的电压写入上拉节点PU。驱动电路120被配置为在上拉节点PU的电压满足驱动电路120的输出条件时，输出栅极驱动信号。

例如，栅极驱动信号由输出端OUTPUT输出。

例如，如图2所示，在本公开实施例提供的移位寄存器100中，输入及复位电路110包括第一晶体管M1和第二晶体管M2。第一晶体管M1的第一极与第一信号端连接以接收第一信号S1，第一晶体管M1的栅极与第二信号端连接以接收第二信号S2，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的第一极与第四信号端连接以接收第四信号S4，第二晶体管M2的栅极与第三信号端连接以接收第三信号S3，第二晶体管M2的第二极与上拉节点PU连接。

例如，如图3所示，在本公开实施例提供的移位寄存器100中，驱动电路120包括存储电路121和输出电路122。

例如，如图4所示，在本公开实施例提供的移位寄存器100中，存储电路121包括存储电容C，存储电容C的第一端与上拉节点PU连接，存储电容C的第二端与输出端OUTPUT连接；输出电路122包括第三晶体管M3，第三晶体管M3的第一极与第一时钟信号端连接以接收第一时钟信号CLK1，第三晶体管M3的栅极与上拉节点PU连接，第三晶体管M3的第二极与输出端OUTPUT连接；在上拉节点PU的电压满足第三晶体管M3的输出条件(即驱动电路120的输出条件)时，输出端OUTPUT输出栅极驱动信号。

例如，如图3所示，在本公开实施例提供的移位寄存器100中，驱动电路120还包括初始化电路123，被配置为将输出端OUTPUT初始化。

例如，如图4所示，在本公开实施例提供的移位寄存器100中，初始化电路123包括第四晶体管M4，第四晶体管M4的第一极与输出端OUTPUT连接，第四晶体管M4的栅极与第二时钟信号端连接以接收第二时钟信号CLK2，第四晶体管M4的第二极与第一电压端连接以接收第一电压VGL。

例如，第一电压VGL为低电平电压(例如，0V)。

例如，如图5所示，在本公开实施例提供的移位寄存器100中，驱动电路120还包括降噪电路124，降噪电路124被配置为对上拉节点PU和输出端OUTPUT降噪。

例如，如图6所示，在本公开实施例提供的移位寄存器100中，降噪电路124包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。

第五晶体管M5的第一极与第一控制信号端连接以接收第一控制信号VDDA，第五晶体管M5的栅极与第五晶体管M5的第一极连接，第五晶体管M5的第二极与第一节点N1连接；第六晶体管M6的第一极与第五晶体管M5的第一极连接，第六晶体管M6的栅极与第一节点N1连接，第六晶体管M6的第二极与第一下拉节点PD1连接；第七晶体管M7的第一极与第一节点N1连接，第七晶体管M7的栅极与上拉节点PU连接，第七晶体管M7的第二极与第一电压端连接以接收第一电压VGL；第八晶体管M8的第一极与第一下拉节点PD1连接，第八晶体管M8的栅极与上拉节点PU连接，第八晶体管M8的第二极与第一电压端连接以接收第一电压VGL；第九晶体管M9的第一极与上拉节点PU连接，第九晶体管M9的栅极与第二下拉节点PD2连接，第九晶体管M9的第二极与第一电压端连接以接收第一电压VGL；第十晶体管M10的第一极与上拉节点PU连接，第十晶体管M10的栅极与第一下拉节点PD1连接，第十晶体管M10的第二极与第一电压端连接以接收第一电压VGL；第十一晶体管M11的第一极与第二控制信号端连接以接收第二控制信号VDDB，第十一晶体管M11的栅极与第十一晶体管M11的第一极连接，第十一晶体管M11的第二极与第二节点N2连接；第十二晶体管M12的第一极与第十一晶体管M11的第一极连接，第十二晶体管M12的栅极与第二节点N2连接，第十二晶体管M12的第二极与第二下拉节点PD2连接；第十三晶体管M13的第一极与第二节点N2连接，第十三晶体管M13的栅极与上拉节点PU连接，第十三晶体管M13的第二极与第一电压端连接以接收第一电压VGL；第十四晶体管M14的第一极与第二下拉节点PD2连接，第十四晶体管M14的栅极与上拉节点PU连接，第十四晶体管M14的第二极与第一电压端连接以接收第一电压VGL；第十五晶体管M15的第一极与输出端OUTPUT连接，第十五晶体管M15的栅极与第一下拉节点PD1连接，第十五晶体管M15的第二极与第一电压端连接以接收第一电压VGL；第十六晶体管M16的第一极与输出端OUTPUT连接，第十六晶体管M16的栅极与第二下拉节点PD2连接，第十六晶体管M16的第二极与第一电压端连接以接收第一电压VGL。

例如，如图7所示，在本公开实施例提供的移位寄存器100中，驱动电路120可以包括存储电路121、输出电路122和降噪电路124，而不包括初始化电路123。此时，降噪电路124被配置为对上拉节点PU和输出端OUTPUT降噪。降噪电路124还可以被配置为将输出端OUTPUT初始化。

例如，本公开实施例提供的驱动电路120包括但不局限于本公开实施例中设置方式，其他的能够与输入及复位电路110兼容的驱动电路120也可以应用于本公开实施例提供的移位寄存器100中，这些实现方式也是在本公开的保护范围内的。

例如，图8所示的移位寄存器是图7所示移位寄存器的一种实施方式。第一晶体管M1的第一极与第一信号端连接以接收第一信号S1，第一晶体管M1的栅极与第二信号端连接以接收第二信号S2，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的第一极与第四信号端连接以接收第四信号S4，第二晶体管M2的栅极与第三信号端连接以接收第三信号S3，第二晶体管M2的第二极与上拉节点PU连接；存储电容C的第一端与上拉节点PU连接，存储电容C的第二端与输出端OUTPUT连接；第三晶体管M3的第一极与第一时钟信号端连接以接收第一时钟信号CLK1，第三晶体管M3的栅极与上拉节点PU连接，第三晶体管M3的第二极与输出端OUTPUT连接；第五晶体管M5的第一极与第一控制信号端连接以接收第一控制信号VDDA，第五晶体管M5的栅极与第五晶体管M5的第一极连接，第五晶体管M5的第二极与第一节点N1连接；第六晶体管M6的第一极与第五晶体管M5的第一极连接，第六晶体管M6的栅极与第一节点N1连接，第六晶体管M6的第二极与第一下拉节点PD1连接；第七晶体管M7的第一极与第一节点N1连接，第七晶体管M7的栅极与上拉节点PU连接，第七晶体管M7的第二极与第一电压端连接以接收第一电压VGL；第八晶体管M8的第一极与第一下拉节点PD1连接，第八晶体管M8的栅极与上拉节点PU连接，第八晶体管M8的第二极与第一电压端连接以接收第一电压VGL；第九晶体管M9的第一极与上拉节点PU连接，第九晶体管M9的栅极与第二下拉节点PD2连接，第九晶体管M9的第二极与第一电压端连接以接收第一电压VGL；第十晶体管M10的第一极与上拉节点PU连接，第十晶体管M10的栅极与第一下拉节点PD1连接，第十晶体管M10的第二极与第一电压端连接以接收第一电压VGL；第十一晶体管M11的第一极与第二控制信号端连接以接收第二控制信号VDDB，第十一晶体管M11的栅极与第十一晶体管M11的第一极连接，第十一晶体管M11的第二极与第二节点N2连接；第十二晶体管M12的第一极与第十一晶体管M11的第一极连接，第十二晶体管M12的栅极与第二节点N2连接，第十二晶体管M12的第二极与第二下拉节点PD2连接；第十三晶体管M13的第一极与第二节点N2连接，第十三晶体管M13的栅极与上拉节点PU连接，第十三晶体管M13的第二极与第一电压端连接以接收第一电压VGL；第十四晶体管M14的第一极与第二下拉节点PD2连接，第十四晶体管M14的栅极与上拉节点PU连接，第十四晶体管M14的第二极与第一电压端连接以接收第一电压VGL；第十五晶体管M15的第一极与输出端OUTPUT连接，第十五晶体管M15的栅极与第一下拉节点PD1连接，第十五晶体管M15的第二极与第一电压端连接以接收第一电压VGL；第十六晶体管M16的第一极与输出端OUTPUT连接，第十六晶体管M16的栅极与第二下拉节点PD2连接，第十六晶体管M16的第二极与第一电压端连接以接收第一电压VGL。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V)，关闭电压为高电平电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V)，关闭电压为低电平电压(例如，0V)。本公开的实施例以第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16均为N型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用N型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

例如，在本公开实施例提供的移位寄存器100中，在正向扫描的输入阶段，第一信号S1的电压为高电平电压，第二信号S2的电压为高电平电压，第三信号S3的电压为低电平电压，第四信号S4的电压为低电平电压；在正向扫描的复位阶段，第一信号S1的电压为低电平电压，第二信号S2的电压为低电平电压，第三信号S3的电压为高电平电压，第四信号S4的电压为低电平电压；在逆向扫描的输入阶段，第一信号S1的电压为低电平电压，第二信号S2的电压为低电平电压，第三信号S3的电压为高电平电压，第四信号S4的电压为高电平电压；在逆向扫描的复位阶段，第一信号S1的电压为低电平电压，第二信号S2的电压为高电平电压，第三信号S3的电压为低电平电压，第四信号S4的电压为低电平电压。在下面的图11和12中，将结合各信号的波形图来具体说明移位寄存器100的工作原理。

本公开的实施例还提供一种栅极驱动电路10，如图9所示，栅极驱动电路10包括本公开任一实施例提供的移位寄存器100。

例如，如图9所示，本公开实施例提供的栅极驱动电路10，包括级联的多个移位寄存器100，除第一级移位寄存器100和最后一级移位寄存器100之外，本级移位寄存器100的第二信号S2为上一级移位寄存器100的输出端OUTPUT输出的输出信号；本级移位寄存器100的第三信号S3为下一级移位寄存器100的输出端OUTPUT输出的输出信号。

需要说明的是，由于本公开实施例提供的栅极驱动电路10可以实现正向扫描和逆向扫描，在扫描方向切换时，时序上的“上一级”和“下一级”会相应变换，因此，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。

例如，图9所示的栅极驱动电路10是以图6所示的移位寄存器为例级联后形成的，第一时钟CLKA和第二时钟CLKB分别用于提供互为反向的时钟信号。也就是说，当第一时钟CLKA的信号为高电平电压时，第二时钟CLKB的信号为低电平电压；当第一时钟CLKA的信号为低电平电压时，第二时钟CLKB的信号为高电平电压。例如，图9中的奇数行的移位寄存器100的第一时钟信号CLK1为第一时钟CLKA的信号，第二时钟信号CLK2为第二时钟CLKB的信号；偶数行的移位寄存器100的第一时钟信号CLK1为第二时钟CLKB的信号，第二时钟信号CLK2为第一时钟CLKA的信号。例如，第一触发信号STV1和第二触发信号STV2用于移位寄存器100的第一信号S1、第二信号S2、第三信号S3以及第四信号S4中的全部或部分信号，使栅极驱动电路10中的各级移位寄存器100满足正向扫描或逆向扫描的时序要求。例如，通过改变第一触发信号STV1和第二触发信号STV2的时序和波形，使得第一信号S1、第二信号S2、第三信号S3以及第四信号S4满足正向扫描或逆向扫描的实现条件(如下图11所示的正向扫描时序图或图12所示的逆向扫描时序图)，可以实现正向扫描和逆向扫描的切换。例如，在正向扫描时，第一触发信号STV1为移位寄存器提供的第一信号S1为高电平电压，第二触发信号STV2为移位寄存器提供的第四信号S4为低电平电压；在逆向扫描时，第一触发信号STV1为移位寄存器提供的第一信号S1为低电平电压，第二触发信号STV2为移位寄存器提供的第四信号S4为高电平电压。例如，在正向扫描时，第一触发信号STV1为第一级移位寄存器提供的第二信号S2为高电平电压；在逆向扫描时，第二触发信号STV2为最后一级移位寄存器提供的第三信号S3为高电平电压。

例如，第一时钟CLKA、第二时钟CLKB、第一控制信号VDDA、第二控制信号VDDB、第一电压VGL、第一触发信号STV1和第二触发信号STV2均可以通过具有信号输出功能的芯片或可编程逻辑电路实现。

例如，本公开实施例提供的栅极驱动电路10包括但不局限于图9所示的情形，对于不同的移位寄存器100可以有不同的级联方式，例如，可以设置4个时钟(或更多个时钟)提供时钟信号，或设置更多的触发信号端提供触发信号。

本公开的实施例还提供一种显示面板1，如图10所示，显示面板1包括本公开任一实施例提供的栅极驱动电路10。

例如，本公开实施例提供的显示面板1，如图10所示，显示面板1还包括栅线11、数据线12以及由栅线11和数据线12交叉限定的多个像素单元13，栅极驱动电路10被配置为向栅线11提供栅极驱动信号。例如，多个像素单元13可在栅线11和数据线12提供的信号的驱动下显示图像。

例如，例如，本公开实施例提供的显示面板可以应用于包括手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

例如，以图6所示的移位寄存器、图9所示的栅极驱动电路以及图11和图12所示的信号波形图介绍移位寄存器和栅极驱动电路的工作过程。

例如，如图6、图11所示，正向扫描时，在正向扫描的输入阶段t1，第一晶体管M1为输入晶体管，第二晶体管M2为放电晶体管，第一信号S1的电压为高电平电压，第二信号S2的电压为高电平电压，第三信号S3的电压为低电平电压，第四信号S4的电压为低电平电压。第一晶体管M1开启，将第一信号S1的电压(即高电平电压)写入上拉节点PU(例如，此时，上拉节点PU被举高至第一高电平电压)，第二晶体管M2关闭。例如，如图13所示，第一控制信号VDDA与第二控制信号VDDB是一对反向信号，也就是说，当第一控制信号VDDA为高电平电压时，第二控制信号VDDB为低电平电压；当第一控制信号VDDA为低电平电压时，第二控制信号VDDB为高电平电压。例如，第一控制信号VDDA与第二控制信号VDDB的周期在秒级(例如1秒、2秒等)。例如，第一控制信号VDDA与第二控制信号VDDB分别用于控制第一下拉节点PD1及第二下拉节点PD2的开启和关闭，进而控制对上拉节点PU和输出端OUTPUT进行降噪和放电。例如，以VDDA为高电平，VDDB为低电平为例进行说明，第五晶体管M5和第九晶体管M9打开，对第一下拉节点PD1充电，但是因为这个时候上拉节点PU点被充电到高电平，第七晶体管M7与第八晶体管M8打开，第一下拉节点PD1被拉低到低电平。在t1’阶段，第一时钟信号CLK1为高电平，由于存储电容C的自举效应，上拉节点PU再次被举高(例如，上拉节点PU被举高至第二高电平电压，第二高电平电压大于第一高电平电压)，第三晶体管M3管开启，第一时钟信号CLK1作为栅极驱动信号通过第三晶体管M3输出到输出端OUTPUT。也就是说，驱动电路120的输出条件为上拉节点PU再次被举高(即，上拉节点PU被举高至第二高电平电压)，第三晶体管M3管开启。参见图9，本级移位寄存器输出端OUTPUT输出的栅极驱动信号同时连接到下一级移位寄存器的第二信号端作为下一级移位寄存器的第二信号S2，也就是说，每级移位寄存器输出端OUTPUT输出的栅极驱动信号用于触发下一级移位寄存器，这样即可实现栅极驱动信号的正向逐级扫描输出。在正向扫描的复位阶段t2，第一信号S1的电压为低电平电压，第二信号S2的电压为低电平电压，第三信号S3的电压为高电平电压，第四信号S4的电压为低电平电压，第一晶体管M1关闭，第二晶体管M2管打开，将第四信号S4的电压(即低电平电压)写入上拉节点PU(即对上拉节点PU复位或放电)。此时，由于上拉节点PU为低电平，第七晶体管M7和第八晶体管M8关闭，第一下拉节点PD1被充电到高电平，第十晶体管M10开启，也对上拉节点PU点复位或放电，第十五晶体管M15开启，对输出端OUTPUT复位或放电。同时，在正向扫描的复位阶段t2，由于第二时钟信号CLK2为高电平，第四晶体管M4开启，也对输出端OUTPUT初始化或放电。

例如，如图6、图12所示，逆向扫描时，在逆向扫描的输入阶段t3，第二晶体管M2为输入晶体管，第一晶体管M1为放电晶体管，第一信号S1的电压为低电平电压，第二信号S2的电压为低电平电压，第三信号S3的电压为高电平电压，第四信号S4的电压为高电平电压。第二晶体管M2开启，将第四信号S4的电压(即高电平电压)写入上拉节点PU(例如，此时，上拉节点PU被举高至第一高电平电压)，第一晶体管M1关闭。例如，与正向扫描时类似，如图13所示，第一控制信号VDDA与第二控制信号VDDB是一对反向信号，也就是说，当第一控制信号VDDA为高电平电压时，第二控制信号VDDB为低电平电压；当第一控制信号VDDA为低电平电压时，第二控制信号VDDB为高电平电压。例如，第一控制信号VDDA与第二控制信号VDDB的周期在秒级(例如1秒、2秒等)。例如，第一控制信号VDDA与第二控制信号VDDB分别用于控制第一下拉节点PD1及第二下拉节点PD2的开启和关闭，进而控制对上拉节点PU和输出端OUTPUT进行降噪和放电。例如，以VDDA为高电平，VDDB为低电平为例进行说明，第五晶体管M5和第九晶体管M9打开，对第一下拉节点PD1充电，但是因为这个时候上拉节点PU点被充电到高电平，第七晶体管M7与第八晶体管M8打开，第一下拉节点PD1被拉低到低电平。在t3’阶段，第一时钟信号CLK1为高电平，由于存储电容C的自举效应，上拉节点PU再次被举高(例如，上拉节点PU被举高至第二高电平电压)，第三晶体管M3管开启，第一时钟信号CLK1作为栅极驱动信号通过第三晶体管M3输出到输出端OUTPUT。也就是说，驱动电路120的输出条件为上拉节点PU再次被举高(例如，上拉节点PU被举高至第二高电平电压)，第三晶体管M3管开启。参见图9，本级移位寄存器输出端OUTPUT输出的栅极驱动信号同时连接到上一级移位寄存器的第三信号端作为上一级移位寄存器的第三信号S3，也就是说，每级移位寄存器输出端OUTPUT输出的栅极驱动信号用于触发上一级移位寄存器，这样即可实现栅极驱动信号的逆向逐级扫描输出。在逆向扫描的复位阶段t4，第一信号S1的电压为低电平电压，第二信号S2的电压为高电平电压，第三信号S3的电压为低电平电压，第四信号S4的电压为低电平电压，第一晶体管M1开启，第二晶体管M2管关闭，将第一信号S1的电压(即低电平电压)写入上拉节点PU(即对上拉节点PU复位或放电)。此时，由于上拉节点PU为低电平，第七晶体管M7和第八晶体管M8关闭，第一下拉节点PD1被充电到高电平，第十晶体管M10开启，也对上拉节点PU点复位或放电，第十五晶体管M15开启，对输出端OUTPUT初始化或放电。同时，在逆向扫描的复位阶段t4，由于第二时钟信号CLK2为高电平，第四晶体管M4开启，也对输出端OUTPUT初始化或放电。

例如，第一控制信号VDDA为低电平电压时，第二控制信号VDDB为高电平电压时，第十一晶体管M11和第十二晶体管M12打开，对第二下拉节点PD2充电，当上拉节点PU点被充电到高电平时，第十三晶体管M13与第十四晶体管M14打开，第二下拉节点PD2被拉低到低电平。当上拉节点PU点为低电平时，第十三晶体管M13与第十四晶体管M14关闭，第二下拉节点PD2被充电到高电平，第九晶体管M9开启，也对上拉节点PU点复位或放电，第十六晶体管M15开启，对输出端OUTPUT初始化或放电。

本公开的实施例还提供一种用于本公开任一实施例提供的栅极驱动电路10的双向扫描驱动方法，如图14所示，该驱动方法包括如下步骤。

步骤S10：在正向扫描的输入阶段t1，接收第一信号S1和第二信号S2，并响应于第二信号S2将第一信号S1的电压写入上拉节点PU；

步骤S20：在正向扫描的复位阶段t2，接收第三信号S3和第四信号S4，并响应于第三信号S3将第四信号S4的电压写入上拉节点PU；

步骤S30：在逆向扫描的输入阶段t3，接收第三信号S3和第四信号S4，并响应于第三信号S3将第四信号S4的电压写入上拉节点PU；

步骤S40：在逆向扫描的复位阶段t4，接收第一信号S1和第二信号S2，并响应于第二信号S2将第一信号S1的电压写入上拉节点PU。

例如，本公开实施例提供的方法，还包括在上拉节点PU的电压满足驱动电路120的输出条件时，输出栅极驱动信号。

例如，当第一晶体管M1和第二晶体管M2均为N型晶体管时，在正向扫描的输入阶段，第一信号S1的电压为高电平电压，第二信号S2的电压为高电平电压，第三信号S3的电压为低电平电压，第四信号S4的电压为低电平电压；在正向扫描的复位阶段，第一信号S1的电压为低电平电压，第二信号S2的电压为低电平电压，第三信号S3的电压为高电平电压，第四信号S4的电压为低电平电压；在逆向扫描的输入阶段，第一信号S1的电压为低电平电压，第二信号S2的电压为低电平电压，第三信号S3的电压为高电平电压，第四信号S4的电压为高电平电压；在逆向扫描的复位阶段，第一信号S1的电压为低电平电压，第二信号S2的电压为高电平电压，第三信号S3的电压为低电平电压，第四信号S4的电压为低电平电压。

本公开实施例提供的移位寄存器、栅极驱动电路、显示面板及驱动方法可实现栅极驱动电路的双向扫描，提升显示面板的兼容性。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。