1.一种移位寄存器，其特征在于，包括第一电路单元和第二电路单元；
所述第一电路单元包括第一输入模块、第一输出模块、第一上拉模块、第一下拉模块至第五下拉模块，所述第二电路单元包括第二输入模块、第二输出模块、第二上拉模块、第六下拉模块至第十下拉模块；其中，
所述第一输入模块用于响应第一输入端输出的第一输入信号，将第一电压端输出的第一电压信号传输至第一节点，以及，响应第一复位端输出的第一复位信号，将第二电压端输出的第二电压信号传输至所述第一节点，其中，所述第一电压端和第二电压端输出的信号的电平相反；
所述第一输出模块用于响应所述第一节点的信号，将第一时钟信号端输出的第一时钟信号传输至第一输出端；
所述第一下拉模块用于响应所述第一节点的信号，将所述第三电压端输出的第三电压信号传输至第二节点和第三节点；
所述第二下拉模块用于响应第四节点的信号，将所述第三电压端输出的第三电压信号传输至所述第二节点和所述第三节点；
所述第一上拉模块用于响应第四电压端输出的第四电压信号，将所述第四电压信号传输至所述第二节点和所述第三节点；
所述第三下拉模块用于响应所述第二节点的信号，将所述第三电压端输出的第三电压信号传输至所述第一节点以及所述第一输出端；
所述第四下拉模块用于响应第五节点的信号，将所述第三电压端输出的第三电压信号传输至所述第一节点和所述第一输出端；
所述第五下拉模块用于响应所述第一复位端输出的第一复位信号，将所述第三电压端输出的第三电压信号传输至所述第一输出端；
所述第二输入模块用于响应第二输入端输入的第二输入信号，将所述第一电压端输出的第一电压信号传输至第四节点，以及，响应第二复位端输出的第二复位信号，将所述第二电压端输出的第二电压信号传输至所述第四节点；
所述第二输出模块用于响应所述第四节点的信号，将第二时钟信号端输出的第二时钟信号传输至第二输出端；
所述第六下拉模块用于响应所述第四节点的信号，将所述第三电压端输出的第三电压信号传输至所述第五节点以及第六节点；
所述第七下拉模块用于响应所述第一节点的信号，将所述第三电压端输出的第三电压信号传输至所述第五节点和所述第六节点；
所述第二上拉模块用于响应第五电压端输出的第五电压信号，将所述第五电压信号传输至所述第五节点和所述第六节点；
所述第八下拉模块用于响应所述第五节点的信号，将所述第三电压端输出的第三电压信号传输至所述第四节点以及所述第二输出端；
所述第九下拉模块用于响应所述第二节点的信号，将所述第三电压端输出的第三电压信号传输至所述第四节点和所述第二输出端；
所述第十下拉模块用于响应所述第二复位端输入的第二复位信号，将所述第三电压端输出的第三电压信号传输至所述第二输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，
所述第五下拉模块包括第一晶体管；
所述第一晶体管的控制端与所述第一复位端相连，所述第一晶体管的第一端与所述第三电压端相连，所述第一晶体管的第二端与所述第一输出端相连；
所述第十下拉模块包括第二晶体管；
所述第二晶体管的控制端与所述第二复位端相连，所述第二晶体管的第一端与所述第三电压端相连，所述第二晶体管的第二端与所述第二输出端相连。
3.根据权利要求1所述的移位寄存器，其特征在于，
所述第一输入模块包括第三晶体管和第四晶体管；
所述第三晶体管的控制端与所述第一输入端相连，所述第三晶体管的第一端与所述第一电压端相连，所述第三晶体管的第二端与所述第一节点相连；所述第四晶体管的控制端与所述第一复位端相连，所述第四晶体管的第一端与所述第二电压端相连，所述第四晶体管的第二端与所述第一节点相连；
所述第二输入模块包括第五晶体管和第六晶体管；
所述第五晶体管的控制端与所述第二输入端相连，所述第五晶体管的第一端与所述第一电压端相连，所述第五晶体管的第二端与所述第四节点相连；所述第六晶体管的控制端与所述第二复位端相连，所述第六晶体管的第一端与所述第二电压端相连，所述第六晶体管的第二端与所述第四节点相连。
4.根据权利要求1所述的移位寄存器，其特征在于，
所述第一输出模块包括第七晶体管和第一电容；
所述第七晶体管的控制端与所述第一节点相连，所述第七晶体管的第一端与所述第一时钟信号端相连，所述第七晶体管的第二端与所述第一输出端相连；所述第一电容连接在所述第一节点和所述第一输出端之间；
所述第二输出模块包括第八晶体管和第二电容；
所述第八晶体管的控制端与所述第四节点相连，所述第八晶体管的第一端与所述第二时钟信号端相连，所述第八晶体管的第二端与所述第二输出端相连；所述第二电容连接在所述第四节点和所述第二输出端之间。
5.根据权利要求1所述的移位寄存器，其特征在于，
所述第一下拉模块包括第九晶体管和第十晶体管；
所述第九晶体管的控制端与所述第一节点相连，所述第九晶体管的第一端与所述第三电压端相连，所述第九晶体管的第二端与所述第二节点相连；所述第十晶体管的控制端与所述第一节点相连，所述第十晶体管的第一端与所述第三电压端相连，所述第十晶体管的第二端与所述第三节点相连；
所述第六下拉模块包括第十一晶体管和第十二晶体管；
所述第十一晶体管的控制端与所述第四节点相连，所述第十一晶体管的第一端与所述第三电压端相连，所述第十一晶体管的第二端与所述第五节点相连；所述第十二晶体管的控制端与所述第四节点相连，所述第十二晶体管的第一端与所述第三电压端相连，所述第十二晶体管的第二端与所述第六节点相连。
6.根据权利要求1所述的移位寄存器，其特征在于，
所述第二下拉模块包括第十三晶体管和第十四晶体管；
所述第十三晶体管的控制端与所述第四节点相连，所述第十三晶体管的第一端与所述第三电压端相连，所述第十三晶体管的第二端与所述第二节点相连；所述第十四晶体管的控制端与所述第四节点相连，所述第十四晶体管的第一端与所述第三电压端相连，所述第十四晶体管的第二端与所述第三节点相连；
所述第七下拉模块包括第十五晶体管和第十六晶体管；
所述第十五晶体管的控制端与所述第一节点相连，所述第十五晶体管的第一端与所述第三电压端相连，所述第十五晶体管的第二端与所述第五节点相连；所述第十六晶体管的控制端与所述第一节点相连，所述第十六晶体管的第一端与所述第三电压端相连，所述第十六晶体管的第二端与所述第六节点相连。
7.根据权利要求1所述的移位寄存器，其特征在于，
所述第一上拉模块包括第十七晶体管和第十八晶体管；
所述第十七晶体管的控制端和第一端与所述第四电压端相连，所述第十七晶体管的第二端与所述第三节点相连；
所述第十八晶体管的控制端与所述第三节点相连，所述第十八晶体管的第一端与所述第四电压端相连，所述第十八晶体管的第二端与所述第二节点相连；
所述第二上拉模块包括第十九晶体管和第二十晶体管；
所述第十九晶体管的控制端和第一端与所述第五电压端相连，所述第十九晶体管的第二端与所述第六节点相连；所述第二十晶体管的控制端与所述第六节点相连，所述第二十晶体管的第一端与所述第五电压端相连，所述第二十晶体管的第二端与所述第五节点相连。
8.根据权利要求1所述的移位寄存器，其特征在于，
所述第三下拉模块包括第二十一晶体管和第二十二晶体管；
所述第二十一晶体管的控制端与所述第二节点相连，所述第二十一晶体管的第一端与所述第三电压端相连，所述第二十一晶体管的第二端与所述第一节点相连；所述第二十二晶体管的控制端与所述第二节点相连，所述第二十二晶体管的第一端与所述第三电压端相连，所述第二十二晶体管的第二端与所述第一输出端相连；
所述第八下拉模块包括第二十三晶体管和第二十四晶体管；
所述第二十三晶体管的控制端与所述第五节点相连，所述第二十三晶体管的第一端与所述第三电压端相连，所述第二十三晶体管的第二端与所述第四节点相连；所述第二十四晶体管的控制端与所述第五节点相连，所述第二十四晶体管的第一端与所述第三电压端相连，所述第二十四晶体管的第二端与所述第二输出端相连。
9.根据权利要求1所述的移位寄存器，其特征在于，
所述第四下拉模块包括第二十五晶体管和第二十六晶体管；
所述第二十五晶体管的控制端与所述第五节点相连，所述第二十五晶体管的第一端与所述第三电压端相连，所述第二十五晶体管的第二端与所述第一节点相连；所述第二十六晶体管的控制端与所述第五节点相连，所述第二十六晶体管的第一端与所述第三电压端相连，所述第二十六晶体管的第二端与所述第一输出端相连；
所述第九下拉模块包括第二十七晶体管和第二十八晶体管；
所述第二十七晶体管的控制端与所述第二节点相连，所述第二十七晶体管的第一端与所述第三电压端相连，所述第二十七晶体管的第二端与所述第四节点相连；所述第二十八晶体管的控制端与所述第二节点相连，所述第二十八晶体管的第一端与所述第三电压端相连，所述第二十八晶体管的第二端与所述第二输出端相连。
10.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括N个级联的移位寄存器，所述移位寄存器为权利要求1至9任一项所述的移位寄存器，其中，N为大于2的整数。
11.根据权利要求10所述的栅极驱动电路，其特征在于，
所述第i级移位寄存器的第一输出端与所述第i+1级移位寄存器的第一输入端相连，所述第i+1级移位寄存器的第一输出端与所述第i级移位寄存器的第一复位端相连；
所述第i级移位寄存器的第二输出端与所述第i+1级移位寄存器的第二输入端相连，所述第i+1级移位寄存器的第二输出端与所述第i级移位寄存器的第二复位端相连，i为不大于N的正整数。
12.一种显示装置，其特征在于，包括权利要求10或11所述的栅极驱动电路。