移位寄存器单元及其驱动方法、移位寄存器和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、移位寄存器和显示装置。
【背景技术】
[0002]针对OLED(Organic Light-Emitting D1de，有机发光二极管)显示器的特殊时序需求，需要其在像素发光阶段设置一个常开型移位寄存器(发光控制移位寄存器)来控制像素发光处于常开状态。目前使用的发光型移位寄存器结构比较复杂，需要很多管子结构，不利于窄边框型显示器设计需求。
【发明内容】
[0003]本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、移位寄存器和显示装置，以减少晶体管的个数，利于实现窄边框。
[0004]为了达到上述目的，本发明提供了一种移位寄存器单元，包括第一移位寄存模块和第二移位寄存模块；所述第一移位寄存模块包括:
[0005]起始信号输入端和第一输出端；
[0006]第一输入模块，与所述起始信号输入端连接，用于在第一时钟信号的控制下将起始信号输入到第一控制节点；
[0007]第二输入模块，用于在所述第一时钟信号的控制下将第一电平输入到第二控制节占.V，
[0008]第一输出控制模块，用于在第二时钟信号和所述第二控制节点的控制下，将第二电平输入到所述第一控制节点；
[0009]第二输出控制模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第二控制节点；
[0010]第一输出模块，用于在所述第一控制节点的控制下，将所述第一时钟信号输入到所述第一输出端；以及，
[0011]第二输出模块，用于在所述第二控制节点的控制下，将所述第一电平输入到所述第一输出端；
[0012]所述第二移位寄存模块包括:
[0013]第二输出端；
[0014]第三输入模块，与所述第一控制节点连接，用于在所述第二时钟信号的控制下，控制将所述第一控制节点的信号输入到第三控制节点；
[0015]第四输入模块，用于在所述第二时钟信号的控制下将第一电平输入到第四控制节占.V，
[0016]第三输出控制模块，用于在第一时钟信号和所述第四控制节点的控制下，将所述第二电平输入到所述第三控制节点；
[0017]第四输出控制模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第四控制节点；
[0018]第三输出模块，用于在所述第三控制节点的控制下，将所述第二时钟信号输入到所述第二输出端；以及，
[0019]第四输出模块，用于在所述第四控制节点的控制下，将所述第一电平输入到所述第二输出端；
[0020]所述第一时钟信号和所述第二时钟信号反相。
[0021]实施时，所述第一输入模块，接入所述第一时钟信号和所述起始信号，与所述第一控制节点连接，具体用于在所述第一时钟信号的控制下，在第一起始阶段和第一维持阶段控制所述第一控制节点接入所述起始信号，在第一维持阶段控制所述第一控制节点的电位维持无效；
[0022]所述第二输入模块，接入所述第一时钟信号和所述第一电平，与第二控制节点连接，具体用于在第一起始阶段和第一维持阶段控制所述第二控制节点接入所述第一电平；
[0023]所述第一输出控制模块，分别接入所述第二电平和所述第二时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，具体用于在所述第二时钟信号和所述第二控制节点的控制下，在第一维持阶段进一步控制所述第一控制节点接入所述第二电平；
[0024]所述第二输出控制模块，接入所述第一时钟信号，并分别与所述第一控制节点和所述第二控制节点连接，用于在所述第一控制节点的控制下在第一输出阶段控制将所述第一时钟信号输入到所述第二控制节点；
[0025]所述第一输出模块，接入所述第一时钟信号，分别与所述第一控制节点和所述第一输出端连接，具体用于在所述第一控制节点的控制下，控制将所述第一时钟信号输出至所述第一输出端；
[0026]所述第二输出模块，接入所述第一电平，分别与所述第二控制节点和所述第一输出端连接，具体用于在所述第二控制节点的控制下，控制所述第一输出端输出所述第一电平。
[0027]实施时，所述第三输入模块，接入所述第二时钟信号，并分别与所述第一控制节点和所述第三控制节点连接，具体用于在第一输出阶段通过所述第二时钟信号下拉所述第一控制节点的电位，并在所述第二时钟信号的控制下在第二起始阶段控制将所述第一控制节点的信号输入到第三控制节点，在第二维持阶段控制所述第三控制节点的电位维持无效；
[0028]所述第四输入模块，接入所述第二时钟信号和所述第一电平，与第四控制节点连接，具体用于在第二起始阶段和第二维持阶段控制所述第四控制节点接入所述第一电平；
[0029]所述第三输出控制模块，分别接入所述第二电平和所述第一时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，具体用于在所述第一时钟信号和所述第四控制节点的控制下，在第二维持阶段进一步控制所述第三控制节点接入所述第二电平；
[0030]所述第四输出控制模块，接入所述第二时钟信号，并分别与所述第三控制节点和所述第四控制节点连接，用于在所述第三控制节点的控制下在第二输出阶段控制将所述第二时钟信号输入到所述第四控制节点接入；
[0031]所述第三输出模块，接入所述第二时钟信号，分别与所述第三控制节点和所述第二输出端连接，具体用于在所述第三控制节点的控制下，控制将所述第二时钟信号输出至所述第二输出端；
[0032]所述第四输出模块，接入所述第一电平，分别与所述第四控制节点和所述第二输出端连接，具体用于在所述第四控制节点的控制下，控制所述第二输出端输出所述第一电平;
[0033]所述第一输出阶段为所述第二起始阶段；
[0034]所述第二输出阶段比所述第一输出阶段延迟半个时钟周期；
[0035]所述第二维持阶段比所述第一维持阶段延迟半个时钟周期。
[0036]实施时，所述第一输入模块包括:第一输入晶体管，栅极接入所述第一时钟信号，第一极接入所述起始信号，第二极与所述第一控制节点连接；以及，
[0037]第一电容，第一端与所述输入晶体管的第一极连接，第二端接入所述第一时钟信号。
[0038]实施时，所述第二输入模块包括:第二输入晶体管，栅极接入所述第一时钟信号，第一极接入所述第一电平，第二极与所述第二控制节点连接。
[0039]实施时，所述第一输出控制模块包括:
[0040]第一控制晶体管，栅极与第二控制节点连接，第一极接入所述第二电平；以及，
[0041]第二控制晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制晶体管的第二极连接，第二极与所述第一控制节点连接。
[0042]实施时，所述第二输出控制模块包括:第三控制晶体管，栅极与所述第一控制节点连接，第一极与所述第二控制节点连接，第二极接入所述第一时钟信号。
[0043]实施时，所述第一输出模块包括:第一输出晶体管，栅极与所述第一控制节点连接，第一极与所述第一输出端连接，第二极接入所述第一时钟信号。
[0044]实施时，所述第二输出模块包括:第二输出晶体管，栅极与所述第二控制节点连接，第一极接入所述第一电平，第二极与所述第一输出端连接；以及，
[0045]第二电容，第一端接入所述第一电平，第二端与所述第二控制节点连接。
[0046]实施时，所述第三输入模块包括:第三输入晶体管，栅极接入所述第二时钟信号，第一极与所述第一控制节点连接，第二极与所述第三控制节点连接；以及，
[0047]第三电容，第一极接入所述第二时钟信号，第二极与所述第一控制节点连接。
[0048]实施时，所述第四输入模块包括:第四输入晶体管，栅极接入所述第二时钟信号，第一极接入所述第一电平，第二极与所述第四控制节点连接。
[0049]实施时，所述第三输出控制模块包括:
[0050]第四控制晶体管，栅极与所述第四控制节点连接，第一极接入第二电平；以及，
[0051]第五控制晶体管，栅极接入所述第二时钟信号，第一极与所述第四控制晶体管的第二极连接，第二极与所述第三控制节点连接。
[0052]实施时，所述第四输出控制模块包括:第六控制晶体管，栅极与所述第三控制节点连接，第一极与所述第四控制节点连接，第二极接入所述第二时钟信号。
[0053]实施时，所述第三输出模块包括:第三输出晶体管，栅极与所述第三控制节点连接，第一极与所述第二输出端连接，第二极接入所述第二时钟信号。
[0054]实施时，所述第四输出模块包括:栅极与所述第四控制节点连接，第一极接入所述第一电平，第二极与所述第二输出端连接；以及，
[0055]第四电容，第一端接入所述第一电平，第二端与所述第四控制节点连接。
[0056]本发明还提供了一