与第一级传时钟CK_A1、第二级传时钟CK_A2和各个GOA单元11连接，用于在GOA电路10对水平扫描线同时充电也即完成All Gate on功能后，屏蔽第一级传时钟CK_A1、第二级传时钟CK_A2，以使第一控制时钟CK_B1、第二控制时钟CK_B2控制水平扫描线上的栅极驱动信号GATE(N)放电至预定电平也即无效电平，从而避免在第一个栅极驱动信号GATE(I)输出之前在水平扫描线上产生冗余的脉冲信号。
[0025]图2是本发明第二实施例的GOA电路的结构示意图。如图2所示，GOA电路20包括奇数级GOA单元21级联形成的第一 GOA子电路201、偶数级GOA单元21级联形成的第二 GOA子电路202、与第一 GOA子电路201对应的第一控制模块22A以及与第二 GOA子电路202对应的第二控制模块22B。
[0026]其中，第一GOA子电路201由奇数级GOA单元21级联形成是指第一GOA子电路201由第一级、第三级、第五级、…第2N+1(N为自然数)级GOA单元21级联形成。第二 GOA子电路202由偶数级GOA单元21级联形成是指第二 GOA子电路201由第二级、第四级、第六级、…第2N+2(N为自然数)级GOA单元21级联形成。
[0027]GOA电路20接收第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4，其中，第一时钟信号CKl、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4在GOA电路20的一个工作周期依次分时有效。
[0028]第一 GOA子电路201和第二 GOA子电路202位于液晶显示器的显示区域的两侧。第一 GOA子电路201在第一级传时钟CK_LA1、第二级传时钟CK_LA2、第一控制时钟CK_LB1、第二控制时钟CK_LB2的驱动下对奇数级的水平扫描线进行充电。第二 GOA子电路202在第一级传时钟CK_RA1、第二级传时钟CK_RA2、第一控制时钟CK_RB1、第二控制时钟CK_RB2的驱动下对偶数级的水平扫描线进行充电。
[0029]在第一 GOA子电路201中，第一级传时钟CK_LA1、第二级传时钟CK_LA2对应第一时钟信号CK1、第三时钟信号CK3，第一控制时钟CK_LB1、第二控制时钟CK_LB2对应第二时钟信号CK2、第四时钟信号CK4。
[0030]也就是说，第一时钟信号CK1、第三时钟信号CK3用于控制GOA单元21的级传信号的输入以及栅极驱动信号G(2N+1) (N为自然数)的产生，第二时钟信号CK2、第四时钟信号CK4用于控制栅极驱动信号G(2N+1)处于预定电平也即无效电平。其中，当GOA电路20为正向驱动电路时(如图中实线所示)，第一级GOA单元21的级传信号为启动脉冲信号STV，第三级GOA单元21的级传信号为第一级GOA单元21的栅极驱动信号G (I)，第五级GOA单元21的级传信号为第三级GOA单元21的栅极驱动信号G (3)，依次类推。当GOA电路20为反向驱动电路时(如图中虚线所示)，第一级GOA单元21的级传信号为第三级GOA单元21的栅极驱动信号G (3)，第三级GOA单元21的级传信号为第五级GOA单元21的栅极驱动信号G (5)，依次类推，其中，最后一级GOA单元21的级传信号为启动脉冲信号STV。
[0031]在第二 GOA子电路202中，第一级传时钟CK_RA1、第二级传时钟CK_RA2对应第二时钟信号CK2、第四时钟信号CK4。第一控制时钟CK_RB1、第二控制时钟CK_RB2对应第一时钟信号CKl、第三时钟信号CK3。
[0032]也就是说，第二时钟信号CK2、第四时钟信号CK4用于控制GOA单元21的级传信号的输入以及栅极驱动信号G(2N+2) (N为自然数)的产生，第一时钟信号CK1、第三时钟信号CK3用于控制栅极驱动信号G(2N+2)处于预定电平也即无效电平。其中，当GOA电路20为正向驱动电路时(如图中实线所示)，第二级GOA单元21的级传信号为启动脉冲信号STV，第四级GOA单元21的级传信号为第二级GOA单元21的栅极驱动信号G(2)，第六级GOA单元21的级传信号为第四级GOA单元21的栅极驱动信号G (4)，依次类推。当GOA电路20为反向驱动电路时(如图中虚线所示)，第二级GOA单元21的级传信号为第四级GOA单元21的栅极驱动信号G(4)，第四级GOA单元21的级传信号为第六级GOA单元21的栅极驱动信号G (6)，依次类推，其中，最后一级GOA单元21的级传信号为启动脉冲信号STV。
[0033]第一控制模块22A分别与第一时钟信号CKl、第三时钟信号CK3和第一 GOA子电路201连接，用于在GOA电路20对所有水平扫描线同时充电后，屏蔽第一时钟信号CK1、第三时钟信号CK3，以使第二时钟信号CK2、第四时钟信号CK4控制奇数级的水平扫描线上的栅极驱动信号G(2N+1)放电至预定电平，从而避免在第一个栅极驱动信号GATE(I)输出之前在水平扫描线上产生冗余的脉冲信号。
[0034]具体来说，第一控制模块22A包括第一控制晶体管Tl和第二控制晶体管T2，第一控制晶体管Tl、第二控制晶体管T2的第一端相互连接后接收使能信号EN。第一控制晶体管Tl、第二控制晶体管T2的第二端对应连接第一时钟信号CKl、第三时钟信号CK3。第一控制晶体管Tl、第二控制晶体管T2的第三端连接GOA单元21，用于输出第一级传时钟CK_LA1、第二级传时钟CK_LA2。其中，在GOA电路20对所有扫描线同时充电后，使能信号EN控制第一控制晶体管Tl、第二控制晶体管T2截止以屏蔽第一时钟信号CK1、第三时钟信号CK3，从而使得第二时钟信号CK2、第四时钟信号CK4控制奇数级的水平扫描线上的栅极驱动信号G(2N+1)放电至预定电平。
[0035]第二控制模块22B分别与第二时钟信号CK2、第四时钟信号CK4和第二 GOA子电路202连接，用于在GOA电路20对所有水平扫描线同时充电后，屏蔽第二时钟信号CK2、第四时钟信号CK4，以使第一时钟信号CK1、第三时钟信号CK3控制偶数级的水平扫描线上的栅极驱动信号G(2N+2)放电至预定电平，从而避免在第一个栅极驱动信号GATE(I)输出之前在水平扫描线上产生冗余的脉冲信号。
[0036]具体来说，第二控制模块22B包括第三控制晶体管T3和第四控制晶体管T4，第三控制晶体管T3、第四控制晶体管T4的第一端相互连接后接收使能信号EN。第三控制晶体管T3、第四控制晶体管T4的第二端对应连接第二时钟信号CK2、第四时钟信号CK4。第三控制晶体管T3、第四控制晶体管T4的第三端连接GOA单元21，用于输出第一级传时钟CK_RAl、第二级传时钟CK_RA2。其中，在GOA电路20对所有水平扫描线同时充电后，使能信号EN控制第三控制晶体管T3、第四控制晶体管T4截止以屏蔽二时钟信号CK2、第四时钟信号CK4，从而使得第一时钟信号CK1、第三时钟信号CK3控制偶数级的水平扫描线上的栅极驱动信号G(2N+2)放电至预定电平。
[0037]在本实施例中，第一控制晶体管Tl、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4为PMOS管，第一控制晶体管Tl、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4的第一端、第二端、第三端对应PMOS管的栅极、漏极和源极。其中，当使能信号EN为高电平信号时，第一控制晶体管Tl、第二控制晶体管T2截止。
[0038]在其它实施例中，第一控制晶体管Tl、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4也可以为NMOS管，第一控制晶体管Tl、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4的第一端、第二端、第三端对应NMOS管的栅极、漏极和源极。其中，当使能信号EN为低电平信号时，第一控制晶体管Tl、第二控制晶体管T2、第三控制晶体管T3、第四控制晶体管T4截止。
[0039]图3是本发明第二实施例的GOA电路中GOA单元的电路原理图。如图3所示，GOA单元21包括正反扫描单元100、输入控制单元200、上拉维持单元300、输出控制单元400、GAS信号作用单元500和自举电容单元600。
[0040]以位于第一 GOA子电路201的第2N+1级GOA单元21为例，以第2N+1级GOA单元21为PMOS电路为例来说:
[0041]第一正反扫描单元100用于控制GOA电路20的正向驱动或反向驱动，并在第三控制时钟CK_D1或第四控制时钟CK_D2的控制下，控制公共信号点P(2N+1)保持低电平。其中，第三控制时钟CK_D1、第四控制时钟CK_D2对应为第一控制时钟CK_LB1、第二控制时钟CK_LB2或者对应为第二控制时钟CK_LB2、第一控制时钟CK_LB1。
[0042]输入控制单元200用于根据第三级传时钟CK_C1控制级传信号的输入以完成对栅极信号点Q(2N+1) (N为自然数)的充电。其中，第三级传时钟CK_C1对应为第一级传时钟CK_LA1或对应为第二级传时钟CK_LA2。
[0043]上拉维持单元300用于根据公共信号点P (2N+1)控制栅极信号点Q (2N+1)在非作用期间保持预定电平也即无效电平。
[0044]输出控制单元400用于根据第四级传时钟CK_C2控制与栅极信号点Q (2N+1)对应的栅极驱动信号G(2N+1)的输出。其中，第四级传时钟CK_C2对应为第一级传时钟CK_LA1或对应为第二级传时钟CK_LA2。
[0045]GAS信号作用单元500用于控制栅极驱动信号G (2N+1)处于有效电平，以实现G