OA单元21对应的水平扫描线的充电。
[0046]自举电容单元600用于对栅极信号点Q(2N+1)的电压进行再次抬升。
[0047]具体来说，以GOA单元为PMOS电路为例来说，正反扫描单元100包括第一晶体管ΡΤ0、第二晶体管PT1、第三晶体管PT2和第四晶体管PT3，第一晶体管PTO的栅极接收第一扫描控制信号也即反向扫描控制信号D2U，第一晶体管PTO的源极接收下一级GOA单元21输出的栅极驱动信号G(2N+3)，第二晶体管PTl的栅极接收第二扫描控制信号也即正向扫描控制信号U2D，第二晶体管PTl的源极接收上一级GOA单元输出的栅极驱动信号G(2N-1)，第一晶体管PTO和第二晶体管PTl的漏极相互连接后与输入控制单元200连接，第三晶体管PT2的栅极接收第一扫描控制信号也即反向扫描控制信号D2U，第三晶体管PT2的源极接收第三控制时钟CK_D1，第四晶体管PT3的栅极接收第二扫描控制信号也即正向扫描控制信号U2D，第四晶体管PT3的源极接收第四控制时钟CK_D2，第三晶体管PT2和第四晶体管PT3的漏极相互连接后与上拉维持单元300连接。
[0048]其中，在第一级GOA单元中，第二晶体管PTl的源极接收启动脉冲信号STV。在最后一级GOA单元中，第一晶体管PTO的源极接收启动脉冲信号STV。
[0049]输入控制单元200包括第五晶体管PT4，第五晶体管PT4的栅极接收第三级传时钟CK_C1，第五晶体管PT4的源极与第一晶体管ΡΤ0、第二晶体管PTl的漏极连接，第五晶体管PT4的漏极与栅极信号点Q(2N+1)连接。
[0050]上拉维持单元300包括第六晶体管PT5、第七晶体管PT6、第九晶体管PT8、第十晶体管PT9和第一电容Cl，第六晶体管PT5的栅极与公共信号点P(2N+1)连接，第六晶体管PT5的源极与第五晶体管PT4的漏极连接，第六晶体管PT5的漏极与第一恒压源也即正压恒压源VGH连接，第七晶体管PT6的栅极与第五晶体管PT4的漏极连接，第七晶体管PT6的源极与公共信号点P(2N+1)连接，第七晶体管PT6的漏极与第一恒压源也即正压恒压源VGH连接，第九晶体管PT8的栅极与第三晶体管PT2、第四晶体管PT3的漏极连接，第九晶体管PT8的源极与第二恒压源也即负压恒压源VGL连接，第九晶体管PT8的漏极与公共信号点P(2N+1)连接，第十晶体管PT9的栅极与公共信号点P(2N+1)连接，第十晶体管PT9的源极与栅极驱动信号G(2N+1)连接，第十晶体管PT9的漏极与第一恒压源也即正压恒压源VGH连接，第一电容Cl的一端与第一恒压源也即正压恒压源VGH连接，第一电容Cl的另一端与公共信号点(2N+1)连接。
[0051]输出控制单元400包括第^^一晶体管PTlO和第二电容C2，第^^一晶体管PTlO的栅极与栅极信号点Q(2N+1)连接，第十一晶体管PTlO的漏极与栅极驱动信号Q(2N+1)连接，第i^一晶体管PTlO的源极接收第四级传时钟CK_C2，第二电容C2的一端与栅极信号点Q(2N+1)连接，第二电容C2的另一端与栅极驱动信号G (2N+1)连接；
[0052]GAS信号作用单元500包括第十三晶体管PT 12和第十四晶体管PT13，第十三晶体管PT12的栅极、第十四晶体管PT13的栅极和漏极接收GAS信号GAS，第十三晶体管PT12的漏极连接第一恒压源也即正压恒压源VGH，第十三晶体管PT12的源极连接公共信号点P(2N+1)，第十三晶体管PT12的源极连接栅极驱动信号G (2N+1)。
[0053]自举电容单元600包括自举电容Cload，自举电容Cload的一端与栅极驱动信号G(2N+1)连接，自举电容Cload的另一端与地信号GND连接。
[0054]优选地，GOA单元21进一步包括稳压单元700，稳压单元700用于实现栅极信号点Q(2N+1)的稳压以及栅极信号点Q(2N+1)的漏电防治。具体来说，稳压单元700包括第八晶体管PT7，第八晶体管PT7串接于第五晶体管PT4的源极与栅极信号点Q(2N+1)之间，第八晶体管PT7的栅极与第二恒压源也即负压恒压源VGL连接，第八晶体管PT7的漏极与第五晶体管PT4的漏极连接，第八晶体管PT7的源极与栅极信号点Q(2N+1)连接。
[0055]优选地，GOA单元21进一步包括上拉辅助单元800，上拉辅助单元800用于防止第五晶体管PT4和第六晶体管PT5在对栅极信号点Q (2N+1)进行充电的过程中出现漏电的问题。具体来说，上拉辅助单元800包括第十二晶体管PTl I，第十二晶体管PTl I的栅极与第一晶体管ΡΤ0、第二晶体管PTl的漏极连接，第十二晶体管PTll的源极与公共信号点P(2N+1)连接，第十二晶体管PTll的漏极与第一恒压源也即正压恒压源VGH连接。
[0056]在第一 GOA子电路201中，在第一级、第五级、…第4N+1 (N为自然数)级GOA单元21中，第三级传时钟CK_C1为第一级传时钟CK_LA1也即第一时钟信号CK1，第四级传时钟CK_C2为第二级传时钟CK_LA2也即第三时钟信号CK3，第三控制时钟CK_D1为第一控制时钟CK_LB1也即第二时钟信号CK2，第四控制时钟CK_D2为第二控制时钟CK_LB2也即为第四时钟信号CK4。在第三级、第七级、…第4N+3 (N为自然数)级GOA单元21中，第三级传时钟CK_C1为第二级传时钟CK_LA2也即第三时钟信号CK3，第四级传时钟CK_C2为第一级传时钟CK_LA1也即第一时钟信号CK1，第三控制时钟CK_D1为第二控制时钟CK_LB2也即第四时钟信号CK4，第四控制时钟CK_D2为第一控制时钟CK_LB2也即第二时钟信号CK2。
[0057]本领域的技术人员可以理解，当GOA单元为NMOS电路时，上述所有晶体管为NMOS晶体管，第一扫描控制信号对应正向扫描控制信号U2D，第二扫描控制信号对应反相扫描控制信号D2U，第一恒压源对应负压恒压源VGL，第二恒压源对应正压恒压源VGH。
[0058]本领域的技术人员可以理解，当第一 GOA子电路中的GOA单元为PMOS电路，对应的第一控制模块22A第一控制晶体管Tl和第二控制晶体管T2为PMOS管。第一 GOA子电路中的GOA单元为NMOS电路，对应的第一控制模块22A第一控制晶体管Tl和第二控制晶体管T2为NMOS管。
[0059]位于第二 GOA子电路202的第2N+2级GOA单元21与位于第一 GOA子电路202的第2N+1级GOA单元21类似，为简单起见，在此不再详述。其中，第2N+2级GOA单元21中的第一级传时钟CK_RA1、第二级传时钟CK_RA2、第一控制时钟CK_RB1、第二控制时钟CK_RB2对应于第2N+1级GOA单元21中的第一级传时钟CK_LA1、第二级传时钟CK_LA2、第一控制时钟CK_LB 1、第二控制时钟CK_LB2。
[0060]图4是本发明第二实施例的GOA电路中第一 GOA子电路的工作时序图。如图4所示，以第一 GOA子电路为PMOS电路为例来说，当GAS信号GAS有效也即为低电平信号时，GOA电路20实现All Gate On功能，与各奇数级水平扫描线对应的栅极驱动信号G (2N+1)输出低电平信号。当GOA电路20完成All Gate On功能后，由于自举电容Cload的存在，与各奇数级水平扫描线对应的栅极驱动信号G(2N+1)不会马上变为高电平，而会保持Cloadholding的低电平信号。
[0061]以GOA电路20为正向驱动为例，如果与奇数级水平扫描线对应的栅极驱动信号在第三时钟信号CK3有效之前不能放电至高电平，则除第一级水平扫描线以外，其它奇数级水平扫描线上会产生冗余的脉冲信号。具体来说，第一级水平扫描线由第一级GOA单元驱动，由于第一级GOA单元的级传信号为启动脉冲信号STV，第一级GOA单元正常驱动，不会产生冗余的脉冲信号。第三级水平扫描线由第三级GOA单元驱动，而第三级GOA单元的级传信号为第一级GOA单元的栅极驱动信号G (I)，当第一时钟信号CKl为低电平时，由于栅极驱动信号G(I)保持Cload holding的低电平信号，则栅极驱动信号G(I)的低电平信号会传递至第三级GOA单元的栅极信号点Q(3)，使得第三级GOA单元21先于第一级GOA单元21工作，并使得第三级GOA单元21输出的栅极驱动信号G (3)产生一个冗余的脉冲，这个冗余的脉冲会继续影响下一级GOA单元21的栅极驱动信号。基于相同的理由，在第一时钟信号CKl有效时，第七级、第十一级、…第4N+3级GOA单元的栅极驱动信号均会产生冗余的脉冲。
[0062]为了避免上述问题的产生，如图4所示，在第一时钟信号CKl开始有效时，设置使能信号EN为高电平且保持一个工作周期，此时，第一控制晶体管Tl、第二控制晶体管T2截止，第一时钟信号CKl和第三时钟信号CK3无法输送至第一级传时钟CK_LA1、第二级传时钟CK_LA2，此时，第一 GOA子电路中的GOA单元在第一控制时钟CK_LB1、第二控制时钟CK_LB2(也即第二时钟信号CK2、第四时钟信号CK4)的控制下使公共信号点P(2N+1)处于低电平信号，进而使得栅极驱动信号G (2N+1)在第三时钟信号CK3有效之前处于高电平信号，从而避免产生冗余的脉冲信号。随后，保持正常的第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4的驱动顺序对第一 GOA子电路201进行驱动，从而实现对水平扫描线的正常充电。其中，一个工作周期是指第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信