10、与第一半导体图案层110电性连接且与第一数据线DL电性连接的第一源极SI及与第一半导体图案层110电性连接的第一漏极D1。第一像素电极PEl与第一主动元件Tl的第一漏极Dl电性连接。第二主动元件T2包括与第一扫描线SLl电性连接的第二栅极G2、与第二栅极G2重叠设置的第二半导体图案层120A、与第二半导体图案层120A电性连接且与第二数据线DL2电性连接的第二源极S2以及与第二半导体图案层120A电性连接的第二漏极D2。第二像素电极PE2与第二主动元件Tl的第二漏极D2电性连接。第一遮蔽图案层SMl与第一半导体图案层110以及第二半导体图案层120A重叠。第一遮蔽图案层SMl与第二数据线DL2重叠且不与第一数据线DLl重叠。
[0068]在图4的实施例中，第一半导体图案层110可选择性地为U形半导体图案层。第一半导体图案层110的两端位于第一扫描线SLl的一侧，且第一半导体图案层110的中心部IlOc位于第一扫描线SLl的另一侧。与第一重复单元100不同的是，第一重复单元100A的第二半导体图案层120A为L形半导体图案层，而非U形半导体图案层。第二半导体图案层120A的一端位于第一扫描线SLl的一侧，且第二半导体图案层120A的另一端位于第一扫描线SLl的另一侧。第一重复单元100A具有与第一重复单元100类似的功效及优点，于此便不再重述。
[0069]图5为本发明一实施例的主动元件阵列基板的上视示意图。主动元件阵列基板1000包括基底10以及阵列排列在基底10上的多个第一重复单元100。关于第一重复单元100的结构，请参照图1、图2、图3及对应的说明。图6为本发明另一实施例的主动元件阵列基板的上视示意图。主动元件阵列基板1000A包括基底10以及阵列排列在基底10上的多个第一重复单元100A。关于第一重复单元100A的结构，请参照图4及对应的说明。图7为本发明又一实施例的主动元件阵列基板的上视示意图。主动元件阵列基板1000B包括基底10、配置在基底10上的多个第一重复单元100以及配置在基底10上的多个第一重复单元100A，其中多个第一重复单元100、100A搭配排成一阵列。举例而言，在图7的实施例中，多个第一重复单元100与多个第一重复单元100A可在行方向y及列方向X上交替排列。然而，本发明不限于此，在其他实施例中，第一重复单元100与第一重复单元100A亦可以其他适当方式排列。
[0070]图8为本发明一实施例的第二重复单元的上视示意图。请参照图8，第二重复单元200包括至少一扫描线SL、至少一数据线DL、与扫描线SL以及数据线DL电性连接的至少一主动元件T、与至少一主动元件T电性连接的至少一像素电极PE以及对应主动元件T设置的至少一遮光图案层SM。
[0071]主动元件T包括与扫描线SL电性连接的栅极G、与栅极G重叠设置的半导体图案层210、与半导体图案层210和数据线DL电性连接的源极S以及与半导体图案层210电性连接的漏极D。像素电极PE与主动元件T的漏极D电性连接。在图8的实施例中，主动元件T可选择性地为双栅极薄膜晶体管。详言的，主动元件T的栅极G包括二栅极区gl、g2。二栅极区gl、g2可为扫描线SL的不同二区域。第一半导体图案层210包括连接区214、源极区216与漏极区218、分别与二栅极区gl、g2重叠设置的二通道区212a、212b。通道区212a设置在源极区216与连接区214之间。连接区214设置在二通道区212a、212b之间。连接区214可为一重掺杂区。通道区212b设置在连接区214与漏极区218之间。半导体图案层210包括更包括浅掺杂区213a、213b以及浅掺杂区215a、215b。浅掺杂区213a、213b位于源极区216与连接区214之间，且浅掺杂区213a、213b分别位于通道区212a的不同二侦U。浅掺杂区215a、215b位于漏极区218与连接区214之间，且浅掺杂区215a、215b分别位于通道区212b的不同二侧。半导体图案层210的源极区216与源极S电性连接。源极S可为数据线DL的一部分。半导体图案层210的漏极区218与漏极D电性连接。遮光图案层SM由信道区212a下方连续地延伸至通道区212b下方，并遮蔽浅掺杂区213a、213b、215a、215b。多个第二重复单元200可排列成主动元件阵列基板，亦可与前述的第一重复单元100U00A的至少一者搭配排列成主动元件阵列基板，以下以图9、图10、图11为例说明之。
[0072]图9为本发明再一实施例的主动元件阵列基板的上视示意图。主动元件阵列基板1000C包括基底10、配置在基底10上的多个第一重复单元100以及配置在基底10上的多个第二重复单元200，其中第一重复单元100与第二重复单元200搭配排成一阵列。举例而言，在图9的实施例中，多个第一重复单元100与多个第二重复单元200可在行方向y及列方向X上交替排列。然而，本发明不限于此，在其他实施例中，第一重复单元100与第二重复单元200亦可以其他适当方式排列。
[0073]图10为本发明一实施例的主动元件阵列基板的上视示意图。主动元件阵列基板1000D包括基底10、配置在基底10上的多个第一重复单元100A以及配置在基底10上的多个第二重复单元200，其中第一重复单元100A与第二重复单元200搭配排成一阵列。举例而言，在图10的实施例中，多个第一重复单元100A与多个第二重复单元200可在行方向Y及列方向X上交替排列。然而，本发明不限于此，在其他实施例中，第一重复单元100A与第二重复单元200亦可以其他适当方式排列。
[0074]图11为本发明另一实施例的主动元件阵列基板的上视示意图。主动元件阵列基板1000E包括基底10、配置在基底10上的多个第一重复单元100、多个第一重复单元100A以及配置在基底10上的多个第二重复单元200，其中第一重复单元100、100A与第二重复单元200搭配排成一阵列。举例而言，在图11的实施例中，多个第一重复单元100可排在第η列，多个第一重复单元100A可排在第(η+1)列，而多个第二重复单元200可排在第(η+2)列，其中η为大于或等于I的正整数。然而，本发明不限于此，在其他实施例中，第一重复单元100、第一重复单元100Α与第二重复单元200亦可以其他适当方式排列。
[0075]图12为本发明又一实施例的第一重复单元的上视示意图。请参照图12，第一重复单元300包括第一扫描线SL1、第一数据线DL1、第二数据线DL2、第一主动元件Tl、第一像素电极ΡΕ1、第二主动元件Τ2、第二像素电极ΡΕ2以及遮蔽图案层SM。第一扫描线SLl与第一、二数据线DL1、DL2交错。举例而言，在本实施例中，第一、二数据线DLl、DL2可相平行，而第一扫描线SLl与第一数据线DLl可相垂直，但本发明不限于此，在其他实施例中，第一扫描线SLl与第一、二数据线DL1、DL2亦可以其他适当方式配置。基于导电性的考虑，第一扫描线SLl与第一、二数据线DL1、DL2 一般是使用金属材料，但本发明不限于此，在其他实施例中，第一扫描线SLl与第一、二数据线DL1、DL2亦可以使用其他导电材料，例如:合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆栈层。
[0076]第一主动元件Tl包括与第一扫描线SLl电性连接的第一栅极Gl、与第一栅极Gl重叠设置的第一半导体图案层310、与第一半导体图案层310电性连接且与第一数据线DLl电性连接的第一源极S1、以及与第一半导体图案层310电性连接的第一漏极D1。第一像素电极PEl与第一主动元件Tl的第一漏极Dl电性连接。在本实施例中，第一主动元件Tl可选择性地为双栅极薄膜晶体管(dual gate thin film transistor)。详言之，第一主动元件Tl的第一栅极Gl包括二栅极区Gll、G12。二栅极区Gll、G12可为第一扫描线SLl的不同二区域。第一半导体图案层310包括分别与二栅极区G11、G12重叠设置的二通道区312a、312b、连接区314、源极区316与漏极区318。通道区312a设置在源极区316与连接区314之间。连接区314设置在二通道区312a、312b之间。连接区314可为一重掺杂区，以降低二通道区312a、312b之间的阻值。通道区312b设置在连接区314与漏极区318之间。第一半导体图案层310更包括浅掺杂区313a、313b以及浅掺杂区315a、315b。浅掺杂区313a、313b位于源极区316与连接区314之间，且浅掺杂区313a、313b分别位于通道区312a的不同二侧。浅掺杂区315a、315b位于漏极区318与连接区314之间，且浅掺杂区315a、315b分别位于通道区312b的不同二侧。浅掺杂区313a、313b、315a、315b可抑制第一主动元件Tl的漏电流。
[0077]类似地，第二主动元件T2包括与第一扫描线SLl电性连接的第二栅极G2、与第二栅极G2重叠设置的第二半导体图案层320、与第二半导体图案层320电性连接且与第二数据线DL2电性连接的第二源极S2以及与第二半导体图案层320电性连接的第二漏极D2。第二像素电极PE2与第二主动元件T2的第二漏极D2电性连接。在本实施例中，第二主动元件T2可选择性地为双栅极薄膜晶体管。详言之，第二主动元件Τ2的第二栅极G2包括二栅极区G21、G22。二栅极区G21、G22可为第一扫描线SLl的不同二区域。第二半导体图案层320包括连接区324、源极区326与漏极区328、分别与二栅极区G21、G22重叠设置的二通道区322a、322b。通道区322a设置在源极区326与连接区324之间。连接区324设置在二通道区322a、322b之间。连接区324可为一重掺杂区，以降低二通道区322a、322b之间的阻值。通道区322b设置在连接区324与漏极区328之间。第二半导体图案层320更包括浅掺杂区323a、323b以及浅掺杂区325a、325b。浅掺杂区323a、323b位于源极区326与连接区324之间，且浅掺杂区323a、323b分别位于通道区322a的不同二侧。浅掺杂区325a、325b位于漏极区328与连接区324之间，且浅掺杂区325a、325b分别位于通道区322b的不同二侧。浅掺杂区323a、323b、325a、325b可抑制第二主动元件T2的漏电流。
[0078]在本实施例中，第一半导体图案层310与第二半导体图案层320可选择性地均为U形半导体图案层。更详细地说，第一、二半导体图案层310、320可为开口分别朝向第一、二像素电极PE1、PE2的二个U形半导体图案层。第一半导体图案层310的两端可位于第一扫描线SLl的一侧，且第一半导体图案层310的中心部310c位于第一扫描线SLl的另一侧。第二半导体图案层320的两端可位于第一扫描线SLl的一侧，且第二半导体图案层320的中心部320c位于第一扫描线SLl的另一侧。需说明的是，上述第一、二半导体图案层310、320的形状仅是用以举例说明本发明，而非用以限制本发明。在其他实施例中，第一、二半导体图案层310、320亦可呈其他适当形状；此外，第一、二半导体图案层310、320的形状亦可不同。
[0079]值得注意的是，遮蔽图案层SM与第一半导体图案层310重叠，而第二半导体图案层320不与任何遮蔽图案层重叠，亦即第二半导体图案层320与基底10之间不具有任何遮蔽图案层与第二半导体图案层320重叠。由于第二像素结构(即第二主动元件T2与第二像素电极PE2)不具有任何遮蔽图案层，因此第二像素结构与第一像素结构(即第一主动元件Tl、第一像素电极PEl与遮蔽图案层SM)之间的耦合电容量小，而有助于降低采用第一重复单元300的显示面板的负载(loading)，同时也可提升所述