一种阵列基板及显示面板的制作方法
【专利摘要】本发明公开了一种阵列基板及显示面板，在阵列基板上设置有与各条栅线对应的移位寄存器，由于栅线使设置在显示区域的，因此将各级移位寄存器中对应级栅线以及与下一级栅线连接的晶体管作为第一晶体管，将与移位寄存器连接的多条信号线中与第一晶体管连接的信号线作为第一信号线，将第一晶体管以及与第一晶体管连接的信号线也设置在显示区域，既能达到降低边框区域的宽度，又不会使阵列基板布线版图设计复杂。
【专利说明】
_种阵列基板及显不面板
技术领域
[0001]本发明涉及显示技术领域，尤指一种阵列基板及显示面板。
【背景技术】
[0002]在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理装置等。液晶显示器包括数据驱动装置(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
[0003]目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array，G0A)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(ICJntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，从而可以实现窄边框的设计;并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
[0004]现有的栅极驱动装置通常由多个级联的移位寄存器构成，实现对显示面板上的栅线进行逐行扫描。但是由于各级移位寄存器中一般包括有多个晶体管，例如图1a所示的移位寄存器I中，包括有9个晶体管(Ml?M9)和一个电容Cl，该移位寄存器I在显示面板的边框区域的版图如图1b所示，由于晶体管数量多，且有些晶体管的尺寸比较大，并且边框区域还设置有用于向移位寄存器I提供各种信号的信号线(如图1b中的VSS、CLK、CLKB和VDD)，因此很难实现窄边框效果。
【发明内容】
[0005]本发明实施例提供了一种阵列基板以及显示面板，用于降低边框宽度。
[0006]本发明实施例提供的一种阵列基板，包括衬底基板，所述衬底基板具有显示区域和包围所述显示区域的边框区域，其中在所述衬底基板的所述显示区域内有交错设置的数据线和栅线;所述衬底基板上还包括与各条栅线一一对应的移位寄存器，以及与各级移位寄存器相连的多条信号线，其中所述移位寄存器中包括有多个晶体管；
[0007]各级所述移位寄存器中与对应级栅线和下一级栅线均连接的晶体管为第一晶体管，所述多条信号线中与所述第一晶体管连接的信号线为第一信号线；
[0008]各级所述移位寄存器中除了所述第一晶体管位于所述显示区域外其它晶体管均位于所述边框区域；
[0009]所述多条信号线中除了所述第一信号线位于所述显示区域外其它信号线均位于所述边框区域。
[0010]较佳地，在发明实施例提供的上述阵列基板中，在所述显示区域中还设置有多个呈矩阵排列的像素子区域；
[0011]各所述第一晶体管由至少两个尺寸相同的子晶体管并联组成，且一个所述第一晶体管中的所述子晶体管的数量小于一行像素子区域的数量；
[0012]所有所述子晶体管均匀分布在所述显示区域。
[0013]较佳地，在发明实施例提供的上述阵列基板中，各所述第一晶体管中的子晶体管的数量相同。
[0014]较佳地，在发明实施例提供的上述阵列基板中，所述第一信号线包括多条导线，且所述导线的数量等于一个所述第一晶体管中所述子晶体管的数量；
[0015]属于同一所述第一晶体管的各所述子晶体管分别一一对应连接一条所述导线。
[0016]较佳地，在发明实施例提供的上述阵列基板中，在相邻两行的所述像素子区域之间设置有两条所述栅线，且以相邻的两列所述像素子区域为一像素组，每一所述像素组共用一条位于该两列像素子区域之间的所述数据线；
[0017]属于第2n_l级移位寄存器中的所述第一晶体管中的各所述子晶体管分别设置在第η行像素子区域内；其中η取I至N/2的整数，N为所述阵列基板上所述栅线的数量；
[0018]属于第2η级移位寄存器中的所述第一晶体管中的各所述子晶体管分别设置在第2η-1条栅线与第2η条栅线之间；
[0019]各所述导线分别位于相邻两列所述像素子区域之间。
[0020]较佳地，在发明实施例提供的上述阵列基板中，各所述导线分别位于相邻两列所述像素组之间。
[0021]较佳地，在发明实施例提供的上述阵列基板中，属于第2η_1级移位寄存器中的所述第一晶体管中的各所述子晶体管通过金属走线与第2η_1条栅线连接；
[0022]属于第2η级移位寄存器中的所述第一晶体管中的各所述子晶体管通过金属走线以及金属氧化物走线与第2η条栅线连接。
[0023]较佳地，在发明实施例提供的上述阵列基板中，相邻两行所述像素子区域之间仅设置有一条所述栅线，且相邻两列所述像素子区域之间仅设置有一条所述数据线；
[0024]属于第η级移位寄存器中的所述第一晶体管中的各所述子晶体管分别设置在第η行像素子区域内；其中η取I至N的整数，N为所述阵列基板上所述栅线的数量；
[0025]各所述导线分别位于相邻两列所述像素子区域之间。
[0026]较佳地，在发明实施例提供的上述阵列基板中，各所述第一晶体管中的多个所述子晶体管沿行方向的分布规律相同。
[0027]较佳地，在发明实施例提供的上述阵列基板中，与各所述子晶体管对应连接的导线位于所述子晶体管所在的像素子区域的一侧。
[0028]相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种阵列基板。
[0029]本发明有益效果如下:
[0030]本发明实施例提供的一种阵列基板及显示面板，在阵列基板上设置有与各条栅线对应的移位寄存器，由于栅线使设置在显示区域的，因此将各级移位寄存器中对应级栅线以及与下一级栅线连接的晶体管作为第一晶体管，将与移位寄存器连接的多条信号线中与第一晶体管连接的信号线作为第一信号线，将第一晶体管以及与第一晶体管连接的信号线也设置在显示区域，既能达到降低边框区域的宽度，又不会使阵列基板布线版图设计复杂。
【附图说明】
[0031 ]图1a为现有的移位寄存器的结构示意图；
[0032]图1b为图1a所示移位寄存器在显示面板的边框区域的分布示意图；
[0033]图2为本发明实施例提供的阵列基板的结构示意图之一；
[0034]图3为本发明实施例提供的阵列基板的结构示意图之二；
[0035]图4为本发明实施例提供的阵列基板的结构示意图之三。
【具体实施方式】
[0036]为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的阵列基板及显示面板的【具体实施方式】进行详细地说明。
[0037]附图中各部件的形状和大小不反映阵列基板的真实比例，目的只是示意说明本
【发明内容】
。
[0038]本发明实施例提供的一种阵列基板，如图2所示，包括衬底基板，衬底基板具有显示区域10和包围显示区域10的边框区域20，其中在衬底基板的显示区域10内有交错设置的数据线data和栅线gate n(n= 1、2、3、4);衬底基板上还包括与各条栅线gate η--对应的移位寄存器Gn，以及与各级移位寄存器Gn相连的多条信号线(例如图2中的CLK、CLKB、VDD和VSS)，其中移位寄存器Gn中包括有多个晶体管(例如图2中的Ml?M9);
[0039]各级移位寄存器Gn中与对应级栅线gate η和下一级栅线gate n+1均连接的晶体管为第一晶体管(例如图2中的M9)，多条信号线中与第一晶体管M9连接的信号线为第一信号线(例如图2中的VSS);
[0040]各级移位寄存器Gn中除了第一晶体管M9位于显示区域10外其它晶体管(Ml?M8)均位于边框区域20;
[0041]多条信号线中除了第一信号线VSS位于显示区域10外其它信号线(CLK、CLKB和VDD)均位于边框区域20。
[0042]本发明实施例提供的上述阵列基板，在阵列基板上设置有与各条栅线对应的移位寄存器，由于栅线是设置在显示区域的，因此将各级移位寄存器中对应级栅线以及与下一级栅线连接的晶体管作为第一晶体管，将与移位寄存器连接的多条信号线中与第一晶体管连接的信号线作为第一信号线，将第一晶体管以及与第一晶体管连接的信号线也设置在显示区域，既能达到降低边框区域的宽度，又不会使阵列基板布线版图设计复杂。
[0043]需要说明的是，本发明说明书附图仅是以图1a所示的移位寄存器为例说明移位寄存器在本发明实施例提供的上述阵列基板中位置，但是不限于此，现有技术中，只要是各级移位寄存器中包括有与对应级栅线和下一级栅线均连接的晶体管的结构，均可以采用本发明实施例提供的上述阵列基板的结构，即将第一晶体管以及将与第一晶体管连接的信号线设置在显示区域。
[0044]进一步需要说明的是，在本发明实施例提供的上述阵列基板中的信号线并不包括栅线。
[0045]在具体实施时，在本发明实施例提供的上述阵列基板中，由于各级移位寄存器中第一晶体管的尺寸一般比较大，因此为了避免影响显示效果，可以将第一晶体管设置成多个尺寸小的子晶体管，在功能上利用多个小尺寸的子晶体管叠加实现一个大尺寸的第一晶体管的效果，并且将小尺寸的子晶体管均匀分布在显示区域，从视觉上可以忽略子晶体管对阵列基板开口率的影响，从而保证显示效果。
[0046]因此，较佳地，在本发明实施例提供的上述阵列基板中，如图3和图4所示(图3和图4中移位寄存器中除了第一晶体管之外的其它器件表示为GOn，具体结构未示出)，在显示区域10中还设置有多个呈矩阵排列的像素子区域11;
[0047]各第一晶体管M9由至少两个尺寸相同的子晶体管T并联组成，且组成一个第一晶体管M9的子晶体管T的数量小于或等于一行像素子区域11的数量；
[0048]各子晶体管T均匀分布在显示区域10。
[0049]需要说明是，在本发明实施例提供的上述阵列基板中，行方向是指栅线的延伸方向，列方向是指数据线的延伸方向。
[0050]在具体实施时，在本发明实施例提供的上述阵列基板中，属于同一第一晶体管中的各子晶体管均连接同样的两条栅线和同一信号线。例如图3中，位于第η行像素子区域11中的第一晶体管Μ9中的各子晶体管T均与第2η-1条栅线gate 2n_l、第2n条栅线gate 2n和信号线VSS相连。
[0051]进一步地，在本发明实施例提供上述阵列基板中，为了降低制作难度，各第一晶体管中的子晶体管的数量相同。
[0052]在具体实施时，由于各子晶体管均需要与第一信号线相连，因此较佳地，在本发明实施例提供的上述阵列基板中，如图3和图4所示，第一信号线VSS包括多条导线vss，且导线VSS的数量等于一个第一晶体管M9中子晶体管T的数量；
[0053]属于同一第一晶体管M9的各子晶体管T分别一一对应连接一条导线vss。
[0054]下面通过两个具体的实例例说明本发明实施例中各子晶体管在显示区域中的分布。
[0055]实施例一
[0056]阵列基板为双栅结构，即在本发明实施例提供的上述阵列基板中，如图3所示，在相邻两行的像素子区域11之间设置有两条栅线gate2n和gate2n+l，且以相邻的两列像素子区域11为一像素组，每一像素组共用一条位于该两列像素子区域11之间的数据线data;
[0057]属于第2n-l级(奇数级)移位寄存器G2n-1中的第一晶体管M9中的各子晶体管T分别设置在第η行像素子区域11内；其中η取I至N/2的整数，N为阵列基板上栅线的数量，S卩η =
1、2、3、...、Ν/2;
[0058]属于第2η级(偶数级)移位寄存器G2n中的第一晶体管Μ9中的各子晶体管T分别设置在第2n-l条栅线gate2n-l与第2n条栅线gate2n之间；
[0059]各导线vss分别位于相邻两列像素子区域11之间；
[0060]其中η为大于或等于O且小于或等于N/2的整数，N为阵列基板上栅线的数量。
[0061]较佳地，为了降低制作工艺，在本发明实施例提供的上述阵列基板中，如图3所示，各第一晶体管Μ9中的多个子晶体管T沿行方向的分布规律相同。
[0062]进一步地，在本发明实施例提供的上述阵列基板中，如图3所示，与各子晶体管T对应连接的导线VSS位于该子晶体管T所在的像素子区域11的一侧。
[0063]较佳地，在本发明实施例提供的上述阵列基板中，如图3所示，各导线vss分别位于相邻两列像素组之间。
[0064]进一步地，在本发明实施例提供的上述阵列基板中，由于奇数级移位寄存器中的子晶体管位于像素区域中与栅线的距离较远，而偶数级移位寄存器中的子晶体管位于相邻栅线之间与栅线的距离较近，因此为了避免由于电阻差异导致显示差异，较佳地，如图3所示，属于第2n-l级移位寄存器G2n-1中的第一晶体管M9中的各子晶体管T通过金属走线12与第2n-l条栅线gate2n-l连接；
[0065]属于第2n级移位寄存器G2n中的第一晶体管Ml中的各子晶体管T通过金属走线12以及金属氧化物走线13与第2n条栅线gate2n连接。
[0066]实施例二、
[0067]在本发明实施例提供的上述阵列基板中，如图4所示，相邻两行像素子区域11之间仅设置有一条栅线gaten，且相邻两列像素子区域11之间仅设置有一条数据线data;
[0068]属于第η级移位寄存器Gn中的第一晶体管M9中的各子晶体管T分别设置在第η行像素子区域11内；
[0069]各导线vss分别位于相邻两列像素子区域11之间；
[0070]其中η取I至N的整数，N为阵列基板上栅线的数量，S卩η= 1、2、3、…、N。
[0071]较佳地，为了降低制作工艺，在本发明实施例提供的上述阵列基板中，如图4所示，各第一晶体管Μ9中的多个子晶体管T沿行方向的分布规律相同。
[0072]进一步地，在本发明实施例提供的上述阵列基板中，如图4所示，与各子晶体管T对应连接的导线VSS位于该子晶体管T所在的像素子区域11的一侧。
[0073]进一步地，在本发明实施例提供的上述阵列基板中，如图3和图4所示，各级移位寄存器Gn中除了第一晶体管之外的其它器件GOn如果需要与第一信号线VSS相连，则通过与最靠近边框区域20的导线vss相连实现。
[0074]较佳地，在本发明实施例提供的上述阵列基板中，如图4所示，各子晶体管T通过金属走线12与对应的栅线连接。
[0075]在具体实施时，在本发明实施例提供的上述阵列基板中，若金属走线的延伸方向与数据线方向平行，将金属走线设置为数据线同层同材质，若金属走线的延伸方向与栅线线方向平行，将金属走线设置为栅线同层同材质。
[0076]进一步地，在本发明实施例提供的上述阵列基板中，金属氧化物走线的具体材质可以取为ΙΤ0，在此不作限定。
[0077]在具体实施时，在本发明实施例一和实施例二提供的上述阵列基板中，当子晶体管位于像素子区域中时，用于连接子晶体管与对应栅线的金属走线的设置可以根据实际情况从保证像素开口率最大化的角度进行设置，在此不作限制。
[0078]基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种阵列基板。由于该显示面板解决问题的原理与前述一种阵列基板相似，因此该显示面板的实施可以参见前述阵列基板的实施，重复之处不再赘述。
[0079]进一步地，在具体实施时，本发明实施例提供的上述显示面板可以为液晶显示面板，也可以为有机电致发光显示面板，在此不作限定。
[0080]本发明实施例提供的一种阵列基板及显示面板，在阵列基板上设置有与各条栅线对应的移位寄存器，由于栅线使设置在显示区域的，因此将各级移位寄存器中对应级栅线以及与下一级栅线连接的晶体管作为第一晶体管，将与移位寄存器连接的多条信号线中与第一晶体管连接的信号线作为第一信号线，将第一晶体管以及与第一晶体管连接的信号线也设置在显示区域，既能达到降低边框区域的宽度，又不会使阵列基板布线版图设计复杂。
[0081]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种阵列基板，包括衬底基板，所述衬底基板具有显示区域和包围所述显示区域的边框区域，其中在所述衬底基板的所述显示区域内有交错设置的数据线和栅线;所述衬底基板上还包括与各条栅线一一对应的移位寄存器，以及与各级移位寄存器相连的多条信号线，其中所述移位寄存器中包括有多个晶体管;其特征在于: 各级所述移位寄存器中与对应级栅线和下一级栅线均连接的晶体管为第一晶体管，所述多条信号线中与所述第一晶体管连接的信号线为第一信号线； 各级所述移位寄存器中除了所述第一晶体管位于所述显示区域外其它晶体管均位于所述边框区域； 所述多条信号线中除了所述第一信号线位于所述显示区域外其它信号线均位于所述边框区域。2.如权利要求1所述的阵列基板，其特征在于，在所述显示区域中还设置有多个呈矩阵排列的像素子区域； 各所述第一晶体管由至少两个尺寸相同的子晶体管并联组成，且一个所述第一晶体管中的所述子晶体管的数量小于或等于一行像素子区域的数量； 各所述子晶体管均匀分布在所述显示区域。3.如权利要求2所述的阵列基板，其特征在于，各所述第一晶体管中的子晶体管的数量相同。4.如权利要求3所述的阵列基板，其特征在于，所述第一信号线包括多条导线，且所述导线的数量等于一个所述第一晶体管中所述子晶体管的数量； 属于同一所述第一晶体管的各所述子晶体管分别一一对应连接一条所述导线。5.如权利要求4所述的阵列基板，其特征在于，在相邻两行的所述像素子区域之间设置有两条所述栅线，且以相邻的两列所述像素子区域为一像素组，每一所述像素组共用一条位于该两列像素子区域之间的所述数据线； 属于第2n-l级移位寄存器中的所述第一晶体管中的各所述子晶体管分别设置在第η行像素子区域内；其中η取I至Ν/2的整数，N为所述阵列基板上所述栅线的数量； 属于第2η级移位寄存器中的所述第一晶体管中的各所述子晶体管分别设置在第2η-1条栅线与第2η条栅线之间； 各所述导线分别位于相邻两列所述像素子区域之间。6.如权利要求5所述的阵列基板，其特征在于，各所述导线分别位于相邻两列所述像素组之间。7.如权利要求5所述的阵列基板，其特征在于，属于第2η-1级移位寄存器中的所述第一晶体管中的各所述子晶体管通过金属走线与第2η-1条栅线连接； 属于第2η级移位寄存器中的所述第一晶体管中的各所述子晶体管通过金属走线以及金属氧化物走线与第2η条栅线连接。8.如权利要求4所述的阵列基板，其特征在于，相邻两行所述像素子区域之间仅设置有一条所述栅线，且相邻两列所述像素子区域之间仅设置有一条所述数据线； 属于第η级移位寄存器中的所述第一晶体管中的各所述子晶体管分别设置在第η行像素子区域内；其中η取I至N的整数，N为所述阵列基板上所述栅线的数量； 各所述导线分别位于相邻两列所述像素子区域之间。9.如权利要求5-8任一项所述的阵列基板，其特征在于，各所述第一晶体管中的多个所述子晶体管沿行方向的分布规律相同。10.如权利要求9所述的阵列基板，其特征在于，与各所述子晶体管对应连接的导线位于所述子晶体管所在的像素子区域的一侧。11.一种显示面板，其特征在于，包括如权利要求1-10任一项所述的阵列基板。
【文档编号】G09G3/36GK106098010SQ201610681210
【公开日】2016年11月9日
【申请日】2016年8月17日 公开号201610681210.0, CN 106098010 A, CN 106098010A, CN 201610681210, CN-A-106098010, CN106098010 A, CN106098010A, CN201610681210, CN201610681210.0
【发明人】王峥
【申请人】京东方科技集团股份有限公司, 北京京东方显示技术有限公司