测试复数个系统级封装装置的设备的制作方法

专利名称：测试复数个系统级封装装置的设备的制作方法
技术领域：
本发明是有关于复数个电子装置的测试，尤指容置于复数个工业标准处理 盘中的复数个系统级封装装置的电性测试设备。
背景技术：
随着半导体装置的复杂度的攀升，有更多的系统级封装装置的组合己经被
利用了。而随着系统复杂度的提高，系统级封装(System-In-Package; SIP) 技术相较于系统单芯片(System-On-Chip; SOC)技术更受到市场的欢迎，因其 在市场上的功能性与存在性是随着系统复杂度的增加而增加。系统级封装装置 使用率的成长受到随价波动的无线市场、消费市场和汽车市场所影响。
系统级封装装置的实例包括以下数种单元式装置(cellular device)、 个人数字助理(PDA)、手持式装置(handheld device)、蓝牙解决方案
(Bluetooth Solution)、闪存(Flash Memory)、影像感应器(Image Sensor)、
功率放大器(Power Amplifier)、卫星定位系统模组(GPS Module)与微数字
保密装置(Mini_SD Secure Digital,或micro SD device)。
系统级封装装置可以是一模组，是一具有全功能性的次系统封装装置，包 括一基板、至少一模子、复数个芯片层级互连(chip-level interconnects), 复数个经整合或表面黏着技术的无源和有源元件与一保护外壳(protective casing)。
系统级封装装置是一堆叠式模子总成，该堆叠式模子总成是利用一标准封 装(standard package)方式合并二个或更复数个直立式堆叠的模子与在一基 板上的芯片级互连(chip-level interconnects
系统级封装装置是一具有复数个芯片模组，该模组利用一标准封装
(standard package)方式在一基板上合并二个或更复数个水平式堆叠的模子， 与其内部是以芯片级的方式互相连接(chip-level interconnects
系统级封装装置是一标准封装装置组合，且是直立式的堆叠与其内部以芯 片级的方式互相连接。
以测试的角度而言，系统级封装装置有了明显的改进，且特别是在封装前 的芯片功能检测(known good die)的应用的这个部分。而系统级封装装置产 品的寿命较短。另一方面，系统级封装装置是很少在测试方面应用(access) 的。为节省成本，高传输量(high throughput)测试的确是有其必要。因此， 低成本的测试于焉产生。
再者，芯片功能检测所导致的结论则是在重复测试模子方面是有一些需求的。
在测试点的应用是少数的，其意义是传统上在系统级封装装置进行最终测 试是不可能的。
系统级封装装置在消费型电子产品使用率的增加，使得低成本测试更加重 要了。
因为这些因素，传统的自动测试设备其测试样本对测试系统级封装装置并 非最好的。
现阶段自动测试设备的解决方案在于其低成本，而该低成本的因素在于低 测试传输量。此外，大部分的自动设备使用分开的操作器。该操作器可从操作 盘拿取零件，并对其测试。
因此，提出一种对系统级封装装置的测试方案是有其必要的，而该系统级 封装装置不需要使用测试器以外的操作器。
另一方面，提供一具有高传输量的测试方案也有其必要性。
再者， 一种测试方案，是使用功能可延展的操作器与测试模组的测试方案， 且其成本是很低廉的，将也是有其必要性。而该功能可延展的操作器与测试模 组是可适用于不同操作平台。

发明内容
本发明之目的是，提供一种测试复数个系统级封装装置的设备，该系统级 封装装置不需要使用测试器以外的操作器。
本发明之另一目的是，提供一种测试复数个系统级封装装置的设备，其具 有高传输量的测试方案。
本发明之又一目的是，提供一种测试复数个系统级封装装置的设备，其成 本低廉。
本发明的上述目的可通过如下技术方案来实现， 一种测试复数个系统级封 装装置的设备，所述系统级封装装置装设于符合联合电子设备工程会议标准装 置的复数个处理盘上，且该每一处理盘均具有复数个系统级封装装置容置单元， 该每一个系统级封装装置均具有复数个电子接点，该设备包括
一测试架，该测试架包括
复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置 容置单元的至少一预定数量，
复数个群组的测试接点，该每一群组的测试接点耦合于该复数个测试 线路之一，并被导向以连接该系统级封装装置的复数个电子接点，且该系统级 封装装置是设置于相对应的系统级封装装置容置单元，该测试架是可同步操作， 并电性测试该每一处理盘上具有一预定数量的系统级封装装置，该处理盘是与 测试架连接，且不需自处理盘上移走复数个系统级封装装置；及
一分类器，是自动移去任一没有通过电性测试的系统级封装装置，直到处 理盘装满所有通过电性测试的系统级封装装置。
依据本发明的原理， 一种测试复数个系统级封装(System-In-Package)装 置的设备，其装设于符合联合电子设备工程会议(JEDEC; Joint Electron Device Engineering Council)标准装置的复数个处理盘(processing tray)上，且 该每一处理盘均具有复数个系统级封装装置容置单元(SIP device receiving
cell),该每一个系统级封装装置均具有复数个电子接点，该设备包括 一测试
架(test hive)，该测试架包括复数个测试线路，该线路的数量是对应于该 处理盘上系统级封装装置容置单元的至少一预定数量，与复数个群组的测试接 点，该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接该 系统级封装装置的复数个电子接点，且该系统级封装装置是设置于相对应的系 统级封装装置容置单元，该测试架是可同步操作，并电性测试该每一处理盘上 具有一预定数量的系统级封装装置，该处理盘与测试架连接，且不需自处理盘 上移走复数个系统级封装装置；及一分类器(sorter),其自动移去任一没有通
过电性测试的系统级封装装置，直到处理盘装满所有通过电性测试的系统级封
站魅晉 农衣且。
再者，依据本发明的原理，每一处理盘中的所有的系统级封装装置的测试 结果都以计算机映图(map)记录下来。
再者，依据本发明的原理，该测试架具有一第一构件，位于该测试架中， 且其构形得以容置任一处理盘，该处理盘与测试架相连接；该第一构件包括复 数个调正设备，以提供每一个处理盘的调正排列，进而可调整每一处理盘尺寸 的容许差。
本发明的测试架包括一基板，该基板包括复数个第二调正面，且该每一第 二调正面与该对应的一系统级封装装置容置单元相互交接，以提供给系统级封 装装置的调正排列，该系统级封装装置位于相对应的系统级封装装置容置单元 内。
依据本发明的原理，本发明揭露一种系统级封装装置的测试系统，该系统 级封装装置均具有复数个电性焊点(electrical lead),该系统包括一装载模 组，其容置一叠具有工业标准的装置处理盘，且任一该叠工业标准装置处理盘 皆被导向，以在一预定方向连接每个系统级封装装置； 一测试架(test hive) 包括复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置容 置单元的至少一预定数量，与复数个群组的测试接点，且该每一群组的测试接
点耦合于该复数个测试线路之一，并被导向以连接该系统级封装装置的复数个 电子接点，且该系统级封装装置是设置于相对应的系统级封装装置容置单元； 一第一处理盘操作设备，其可一次移动任一个该叠处理盘中的处理盘而至接近 该测试架的一位置；及一第二处理盘操作设备，其可将每一处理盘移动进行相 对移动，由此，测试架可连接处理盘，于是每一群组测试接点即与系统级封装 装置上的复数个电子接点进行电性连接，系统级封装装置是装设于相对应的系 统级封装装置容置单元。
更有一控制设备，可同步借着测试架与测试线路对每一个处理盘中的所有 系统级封装装置进行电性测试。
釆用本发明的上述测试复数个系统级封装装置的设备，其效果是显著的 测试架可同步操作并电性测试该每一处理盘上具有一预定数量的系统级封装装 置，该处理盘与测试架连接，且不需自处理盘上移走复数个系统级封装装置。 并且，通过分类器，能够自动移去处理盘中任一没有通过电性测试的系统级封 装装置，直到处理盘装满所有通过电性测试的系统级封装装置。


图1是一具有"接脚向上〃 的微数字保密装置且符合联合电子设备工程会 议标准的处理盘；
图2是一具有"接脚向下〃 的微数字保密装置且符合联合电子设备工程会 议标准的处理盘；
图3是显示一处理盘其部分具有微数字保密装置的图4是本发明一系统的透视图5是图4的系统的上视图6是图4的系统的侧视图7是图4的系统的前视图8是一载运设施的透视图9是具有二处理盘的载运设施的透视图； 图10是图4所示的系统其部分透视图； 图11是图6所示的系统其测试架的透视图； 图12是该测试架的透视分解图； 图13是该测试架其一部分的透视分解图； 图14是该测试架的一上平面视图； 图15是该测试架的探针的一上平面视图 图16是该测试架其一部分的透视分解图 图17是该具有处理盘的测试架的上视图 图18是该具有处理盘的测试架其一部分的透视图; 图19至图22显示该测试架的一部分被接触的图； 图23是该测试架的底部另一实施例透视图；及 图24是图23的实施例其下透视图。 附图标记说明-101处理盘 101b下表面
103系统级封装装置容置单元 1000系统
1102螺旋状可调刀式支架 1305接触板 1311测试模组 1313连接器 1353导引针头 1357槽
1365金属板构件 1500测试装置
101a上表面 105a装置接点 105微数字保密装置 1100装载模组 1300测试模组或测试架 1310测试器 1312线路板 1315恒等电路 1355导引面 1361绝缘板构件 1363肋 1501位置
1503位置1505位置
1507拾取手臂1701直立式支架
1950电子模组2109皮带
2111皮带2115垂片
2117垂片2119处理盘扣件
2121处理盘扣件2123导引针头
2125导引针头2200第二载运设施
2201轨道2203轨道
2205凸缘2207凸缘
2209皮带2217垂片
具体实施例方式
为了能更清楚地描述本发明所提出的一种测试复数个系统级封装
(System-In-Package)装置的设备，以下将配合附图进行详细说明
半导体产品在组装的过程中，会在不同的阶段进行测试。这些测试可以是 晶片级或封装级的。预烧(Burn-in)测试则可以是晶片级与封装级的。在不同 阶段接点接触的方法则有许多种。而测试可以对单一的装置或复数个并联的装 置进行。而若一次要测试超过一个以上的装置，则需要考虑到测试时间、装置 体积、设备成本等因素。
以晶片级而言，接点(Contact)接触方法可为悬臂式探针线(Cantilever Probe Wire)或如线圈弹簧探针的直立式探针的一种接触。晶片探针是用以指 引晶片在X轴与Y轴的移动方向，是使用一机械视野照相机进行晶片垫与探针 接点进行量化(a set of fixed contacts)的对准(Alignment)。当该装置仍 在晶片的格式时，则模子中或模子间的焊垫(pad)位置其精确性与晶片处理的 等级是相同的。当探针对准于一模子时，校正并重复各步骤是必要的。晶片上 各装置间的平行处理，对于生产出一探针接点阵列是项重要的因素，是具有一
定程度的精确度，且符合晶片接点映图。
以封装级而言，在该些装置被切割后且与该晶片分离后，经由打线(wire bonding)过程电性连接至引线(leads)或锡球阵列封装内的焊锡球。以封装 级的装置而言，通常是可以测试操作器(test handler)进行测试与操作的。 但是，该测试操作器必须是取放操作器。
在生产微数字保密装置、处理盘(processing tray)，甚至是零件盘、进 行中的处理盘(in-process tray)，或载运盘(carrier tray)皆用于生产制 造的许多方面，以操作该微数字保密装置。
一般的处理盘其使用设计是广泛地运用于半导体工业，即如上所述在生产 制造时用以操作该微数字保密装置，而这个处理盘即为符合联合电子设备工程 会议(JEDEC; Joint Electron Device Engineering Council)禾示准装置的处 理盘，如图1与2所示。一标准装置的处理盘基本上包括一格子架(grid-like), 其是一开放式格子结构(open lattice structure),且形成一平面；二维阵列 的装置单元(two-dimensional array of device cell)。每一装置单元可固定 一单一微数字保密装置。处理盘一般是以射出成型制成，且随着不同IC装置的 型式，其整体尺寸与格子尺寸也不一样。处理盘也具有可堆叠性与表面特性， 如定位(locating)与支持(hold-down)的垂片(tab)。如此将有助于自动处 理与测试设备的操作。
微数字保密装置是放置于处理盘中，且经由该处理盘的运送。该些处理盘 因被设计为具有可运送的功能，因此可将零件分开保存在每一格子中。大部分 的装置处理器皆具有多元化的容置方式(i叩ut capability),如卡式盒 (cassette)、管状件(tube)或处理盘的置入与拿出。典型的微数字保密装置 其处理方式是自运送工具上卸下，再装入更对容积空间控制严格的容器，如穿 梭机(shuttle)、对准机(preciser)与活塞(plunger)。该微数字保密装置 于是与一自动化测试设备(ATE)相互连接。其连接是插入一测试固定物(test fixture),如已知现有的"嵌套"(nest)或插入式选样(interposer)。同时，
也提供了对准的功效，以辅助与测试接点的接触。不论自处理盘取出的微数字 保密装置是好的或坏的，在经过测试后都会放回该处理盘中。
电性测试是依据微数字保密装置最基本的规格而对其进行验证(verify)。 举例说明，依据其操作特性而对该装置进行分类(classify)。在电性测试中， 一整套更完整的操作电子讯号已提供给这些装置，以对其功能作有效的提升。 电性测试后，这些装置因而依据预设的表现特性定义与在测试时显示的电子特 性被分类或放入"大箱〃 (bin)中。
半导体装置封装趋势通常是被形容为"接脚向上〃 (live bug)或"接脚 向下〃 (dead bug)，而这是依据引线(leads)是在哪一面。如图1所示，接 脚向上趋势指的是一装置105底部(bottom)上的复数个装置接点105a (如引 线)是朝下得的。图1中， 一处理盘101具有复数个系统级封装装置容置单元 103，每一系统级封装装置容置单元103均可容置一该装置105。图1中的实施 例是一接脚向上趋势，且装置105可为一微数字保密内存(micro SD memory)。
处理盘的设计如该处理盘101，是每一个都一样的。但是，每一个处理盘 的上表面101a与下表面101b其构形是不同的。当堆叠这些处理盘时，上层的 盘具有一特别的部分以控制下层的盘。这就是其特征，即当两处理盘堆叠在一 起时，可以将处理盘翻起来。基本上，可将位于下层处理盘里的装置转送到上 层盘中。也因此，新的位于下层的处理盘就出现了。
当这些处理盘101被翻转时，该些装置接点105a即暴露出来，是因此时其 呈现"接脚向下〃 之势，如图2所示。每一个处理盘101的底部都有一额外的 深度，这提供了对准时所需的额外的空间。
微数字保密装置接点105a可以是焊锡球(solder ball)、引线(leads) 或金线连接垫(gold contact pad)。该每二接点105a的间距是很小的，且其 每一接点的宽度也是很小的。而经由每一个装置接点105a去电性连接微数字保 密装置是必须的，且该装置接点105a是电性连接着测试器。
处理盘101通常是以塑料模子铸造制成的，其精密度会因为模子的清洁度
或磨损而受到影响。而模子本身会有收縮的状况，其也会影响铸造出的处理盘。
因着处理盘IOI的长方形的外形，其尺寸的变化度(variation)在X轴方向比 Y轴方向要多。
同时，堆积在一处理盘上的所有装置105其所产生的复数个尺寸容许差， 也是要考虑到的。该复数个尺寸容许差是每一微数字保密装置、每一容置单元 或每一处理盘的最大与最小尺寸。本发明的对准特性使得所有产生的尺寸容许 差都是被允许的。
图3所示是承载微数字保密装置105的处理盘101，该处理盘101具有复 数个容置单元103。且该微数字保密装置105具有在上层的复数个接点105a， 并呈现接脚向下之势。本图显示了最小、 一般与最大的微数字保密装置105的 尺寸。
图4至图7是显示本发明的一系统1000的各种附图，是对承载有复数个微 数字保密装置的复数个处理盘进行测试。特别是对一完整的处理盘测试，却不 需将里面的复数个微数字保密装置移走。
该系统1000包括一装载模组1100、一测试模组(tester module)或测试 架(test hive) 1300、 一分类模组(sorter module) 1500、一卸载模组1700 与复数个处理盘操作器1900 [可包括第一处理盘操作器(first tray handler )、 第二处理盘操作器和第三处理盘操作器]。 一第一载运设施(first transport airangement) 2100是将处理盘自该装载模组1100移至该测试架1300，且自测 试架1300至该分类模组1500 。 一第二载运设施(second transport arrangement) 2200是将处理盘自分类模组1500移至该卸载模组1700。本领域 技术人员可将第一载运设施2100与第二载运设施2200结合成为一单一的载运 单元，或以一单一的载运单元[例如，处理盘载运设备(tray transport apparatus)]取代之。因此可成为本发明不同的实施例。
复数个处理盘堆叠在装载模组1100上。装载模组1100包括复数个直立式 支架(vertical support) 1101，以将该堆处理盘定位。在该些直立式支架底 下的即是第一载运设施2100，如图21与22所示。第一载运设施2100是传输 带型式(conveyer type),其包括轨道2101与2103。轨道2101具有一凸缘 (flange) 2105，轨道2103具有一凸缘(flange) 2107。凸缘2105与凸缘2107 形成一轨道，使得处理盘从装载模组1100移至测试架1300下方的位置。凸缘 2105与凸缘2107则相对位于轨道2101与轨道2103的上表面。
一对皮带2109与2111是相对位于凸缘2105与凸缘2107的下方(below) 相邻(proximate)处。每一皮带2109与2111具有从自身垂直延伸出的垂片 2115与2117，因此可凸出于凸缘2105与凸缘2107之上，且与凸缘2105与凸 缘2107所支撑的一处理盘101接合。配合这个运送设施，所产生的静电是最少 的。因为，该传输带是产生静电的一种通常的来源。
一处理盘操作器1900置身于装载模组1100的下方。以下将针对该处理盘 操作器1900作详细介绍。处理盘操作器1900包括一升降板(lift plate) 1901， 该升降板1901由一马达1909所驱动，且设计的刚好嵌入凸缘2105与2107之 间。当一叠处理盘放置于装载模组1100时，该叠处理盘的底部置放于一螺旋状 可调刀式支架(solenoid actuated blade support) 1102，而每一螺旋状可调 刀式支架则置放于相对的直立式支架1101。然而，只有在后直立式支架1101 上的螺旋状可调刀式支架1102才显示于图中。当一处理盘从装载模组移出时， 处理盘操作器1900即被调整，因此可将升降板1901升起，以与该叠处理盘中 的最底层之一的处理盘的底部接合。螺旋状可调刀式支架1102则縮回。处理盘 操作器1900则将该最底层的处理盘降下至凸缘2105与2107。螺旋状可调刀式 支架1102则接合并支撑着该处理盘。
在最底层处理盘降至凸缘2105与2107后，处理盘会被垂片2117移至测试 架1300之下，并经由接合处理盘的后部，滑入测试架1300之下。
测试架1300与其重要的零件皆显示于图11至18。测试架1300包括一测 试器1310、 一接点基板1350与一外框1370。
测试架1300是面朝下的设计，以利处理盘101上升至测试架1300，或另
一方面，即测试架1300可下降至处理盘101之上。该外框1370具有一处理盘 容置槽(tray receiving cavity〉 1371，其内具有拓拔状边(tapered inside edge) 1373，以使处理盘101的外边(outside edge)可进行装置105的中度 对准。
外框1370安装于该接点基板1350，接点基板1350是以非导体材料制成， 且内部具有复数个接点。如图19至22所示，每一接点皆是一探针(PogoPin) 1351。该探针1351是一弹簧式接点针头(spring loaded contactor pin)。探 针1351是以一矩阵排列，其对应于处理盘101的装置105的排列。
阵列的特点在于整合接点基板1350上的探针1351与装置105的对准。特 别的是每一导引针头(guide pin) 1353皆具有导引面(guide surface),因 此可与处理盘101的系统级封装装置容置单元103对准，且迫使相关的装置105 至一预设位置，并可忽略处理盘101或装置105的尺寸容许差。接点基板1350 具有复数个槽1357在其表面，该槽1357是邻近处理盘101。
接点基板1350的另一实施例如图23至24所示。本实施例中，接点基板 1350是两件式(two-piece)结构，包括一绝缘板构件1361，该绝缘板构件 (insulating plate member) 1361承载着接点或探针； 一金属板构件1365， 该金属板构件1365具有导引接头1353。绝缘板构件1361包括一行向下延伸的 肋(rib) 1363，且每一肋1363承载着复数个群组的接点或探针1351，并提供 给这些针头(Pin) —绝缘支架(insulating pin)。金属板构件1365包括复数 个延伸的隙缝(aperture)或通槽(through slot),其形状可容置该复数个肋 1363:与复数个导引接头1353。图23至24所示的本实施例其优点在于，因使 用金属作为其一部分，故接点基板1350的寿命得以增加。于是，在导引接头 1353的磨损也减少。
金属板构件1365也包括复数个槽1357，以提供处理盘扣件(tray retainer) 2119与2121的容许差(clearance),如图8与9所示。
被接脚向下趋势的微数字保密装置105所占满的处理盘是被处理盘操作器
1900所升高，如图19至22。因此，要测试承载有装置105的处理盘会先被外 框1370的拓拔状边1373所移动。然后，当处理盘被提升至一测试位置时，待 测的装置105会被导引针头1353的导引面1355所移动，如图19至20所示。
图22中，当处理盘101被处理盘操作器1900提升至一测试位置时，所有 接点基板1350承载的探针1351则接合于装置105的接点105a。每一探针1351 皆会被挤压后电性连接至相关的接点105a。处理盘操作器1900提供一压力至 处理盘101的底部，且该压力与挤压探针1351的力相当。且因为形状的关系， 探针1351可同时接触到与其相关的装置105。
一旦处理盘101移至该测试位置，所有处理盘101所承载的装置105同时 被测试，且是由该测试器1310来进行测试。如图11与12所示，测试器1310 包括复数个测试模组(test module) 1311，该测试模组1311是由一连接器1313 所承载。该连接器1313安置于一线路板1312上。该线路板1312上的测试模组 1311与连接器1313的数量是相对于处理盘101的容置单元103的行(row)的 数量。每一连接器1313经由线路板1312上的多条金属丝连接至相对应的探针 1351的群组。每一群组的探针在行的方向上皆对应于容置单元103。
测试模组1311包括一线路板，该线路板包括复数个第二恒等电路 (identical electronic circuits) 1315。每一恒等电路1315皆相同，且是 测试处理盘101承载的装置105。测试模组1311上的恒等电路1315的数量相 同于处理盘101上容置单元103的数量。本实施例中，共有15行容置单元，每 行共有八个容置单元。图中显示的测试器1310包括15个测试模组1311，每个 测试模组1311包括8条电路1315。
测试架1300是测试所有处理盘101承载的装置105。
该第一载运设施2100包括处理盘扣件2119与2121。当处理盘101定位在 测试架1300之下时，处理盘扣件2119与2121会接合于处理盘向上的面，且该 处理盘已经由处理盘操作器1900提升至一测试位置。处理盘扣件2119与2121 是通过导引针头2123与2125所定位。虽然无法见于图示中，每一处理盘扣件
2119与2121皆具有一对导引针头2123与2125,且彼此呈相对应位置。导引针 头2123与2125是对处理盘操作器1900升起处理盘至一定位置是有偏差的。处 理盘扣件2119与2121出力顶住处理盘，并迫使处理盘顶住升降板190。接触 板(contactor plate) 1305包括复数个沟槽(groove) 1357，该沟槽1357可 容置处理盘扣件2119与2121。如此，处理盘扣件2119与2121才不会干扰到 探针1351。处理盘扣件2119与2121可以确认一件事，即因使用了升降板1901， 而在处理盘101中的任何翘曲都可避免了。另一方面，当测试完成后，每一处 理盘会完全地自接点基板1350脱离。
回到图6至图9，测试系统1000是容置一堆处理盘。若该堆处理盘101上 下倒置，则每一处理盘呈接脚向下之势。而在图中所显示的本系统中，每一个 装置皆为一微数字保密装置。该堆上下倒置的处理盘会被装载于装载模组uoo 上。处理盘操作器1900在装载模组l 100之下并利用以搬移正DEC承载盘，一 次一个到测试架1300。测试架1300在系统1000中是固定不动的。当处理盘101 被移动且固定在测试架1300之下时，处理盘操作器1900可将处理盘101升起， 以接合测试架1300。而该测试架1300是所有被测试装置的测试进行最初处。
当测试进行时，会出现处理盘的图像(map),以显示测试结果。测试结果 包括未通过测试的装置其失败的特性。处理盘操作器1900会自测试位置降低处 理盘101至凸缘2105与2107。皮带2109与2111的作用可如以下所述垂片 2115与2117接合于处理盘101的后边，且自测试架1300的下面移动处理盘101 至第二载运设施2200，再至分类模组1500，如图6与7所示。被测试的处理盘 则是放置于一位置1501。
被测试过的处理盘再被放置于一位置1503。而通过电性测试的装置(优良 装置)则会取代未通过测试的装置。 一旦在该位置1503的处理盘中所有的装置 被移开时， 一个已测试过的处理盘会来到位置1503。移至与离开位置1503的 测试处理盘的行为可由任一公知技术完成。由一电子模组1950控制的分类模组 1500使用该映图(map)以辨识未通过的装置，并使用一拾取手臂(pick-up arm)
1507自位于位置1503的处理盘捡取未通过电性测试的装置(失败装置)至一 准备给这些失败装置准备的处理盘，而该处理盘位于一位置1505。所有的失败 装置会自位于位置1503的处理盘中移走，剩下的装置则是优良装置。
完成测试的处理盘再被运送到位于位置1501的分类模组1500。该拾取手 臂1507是将位于位置1501的处理盘中的失败装置移至位于位置1505的处理 盘。然后，位于位置1501的处理盘中的空位则被位于位置1503的处理盘中的 装置所占满。意即，使用拾取手臂1507取走位于位置1501的处理盘中的失败 装置，再以位于位置1503的处理盘中的装置填满。如此的上述行为将持续，直 到位于位置1501的处理盘中填满了优良装置为止。然后，第二载运设施2200 会自卸载模组1700移除该处理盘。于是， 一完全具有优良装置的处理盘则产生 出来。失败装置则放置于位于位置1505的处理盘。
第二载运设施2200其构形类似于第一载运设施2100，且包括一对轨道2201 与2203。轨道2201具有一凸缘2205，轨道2203具有一凸缘2207。 一皮带2209 置于凸缘2205与2207的上表面(upper surface),且具有复数个延伸出的垂 片2217，以与处理盘的后边接合。本实施例中，只有一条皮带2209使用于第 二载运设施2200。
第二载运设施2200可移动具有全部皆为优良装置的处理盘至卸载模组 1700。虽然卸载模组1700的详细结构并未显示，但实际上是与装载模组1100 相同的。卸载模组1700包括复数个直立式支架(vertical support) 1101，是 将该堆处理盘定位。位于卸载模组1700之下的是另一个处理盘操作装置1900， 其作用与前文所述相同。处理盘操作器1900包括一升降板(lift plate) 1901， 该升降板1901是由一马达1909所驱动，且设计的刚好嵌入凸缘2205与2207 之间。
当一处理盘移入并定位于卸载装置1700内时，处理盘操作器1900可以举 起该处理盘，该叠处理盘的底部置放于一螺旋状可调刀式支架，而每一螺旋状 可调刀式支架则置放于相对的直立式支架1701。当该处理盘已升起并接合于该
叠处理盘的底部，可调刀式支架会缩起来以使该底部提升至可调刀式支架的平
面(plane)的上方。可调刀式支架于是延伸出来，以支持着其底部。再者，处 理盘操作器1900再降低升降板1901至定位。
虽然只有一个处理盘的定位显示于位置1505。本发明其它实施例亦可为复 数个装载失败装置的处理盘于位置1505上。于是，这些失败装置可依据预设的 标准进行分类。
其它实施例中，测试架1300也具有一席之地。意即，测试架1300可以仅 是测试装置1500的某部分，或是电子部分。这些选项可增加测试的生产量。
再者，优良装置其测试结果的映图(map)是必须保存的。电子模组1950 则可提供系统1000的控制映图。电子模组1950包括了一微处理器模组、记忆 模组、测试接口与有关的电子装置。
以上所述仅为本发明的较佳实施例，当不能以之限制本发明范围。即大凡 依本发明权利要求书所做的均等变化及修饰，仍将不失本发明的要义所在，亦 不脱离本发明的精神和范围，故都应视为本发明的进一步实施状况。
权利要求
1.一种测试复数个系统级封装装置的设备，所述系统级封装装置装设于符合联合电子设备工程会议标准装置的复数个处理盘上，且该每一处理盘均具有复数个系统级封装装置容置单元，该每一个系统级封装装置均具有复数个电子接点，该设备包括一测试架，该测试架包括复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置容置单元的至少一预定数量，复数个群组的测试接点，该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接该系统级封装装置的复数个电子接点，且该系统级封装装置是设置于相对应的系统级封装装置容置单元，该测试架是可同步操作，并电性测试该每一处理盘上具有一预定数量的系统级封装装置，该处理盘是与测试架连接，且不需自处理盘上移走复数个系统级封装装置；及一分类器，是自动移去任一没有通过电性测试的系统级封装装置，直到处理盘装满所有通过电性测试的系统级封装装置。
2、 如权利要求1所述的测试复数个系统级封装装置的设备，其特征在于， 所述设备包括一第一构件，位于该测试架中，且其构形得以容置任一处理盘；及 复数个调正面，位于该第一构件上，以提供每一个处理盘的调正排列，进 而可调整每一处理盘尺寸的容许差。
3、 如权利要求2所述的测试复数个系统级封装装置的设备，其特征在于，该测试架包括一基板，该基板包括复数个第二调正面，且该每一第二调正面与 该对应的一系统级封装装置容置单元相互交接，以提供给系统级封装装置的调 正排列，该系统级封装装置位于相对应的系统级封装装置容置单元内。
4、 一种测试复数个系统级封装装置的设备，该系统级封装装置具有复数个电子接点，该设备包括一处理盘操作器，是容置一叠复数个工业标准装置处理盘，该任一工业标 准装置处理盘包括复数个系统级封装装置容置单元，且任一个该叠工业标准装 置处理盘皆被导向，以使得系统级封装装置上的该复数个电子接点朝向一预定方向；一测试架包括复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置 容置单元的至少一预定数量，复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个测 试线路之一，并被导向以连接该系统级封装装置的复数个电子接点，且该系统 级封装装置的该复数个电子接点设置于相对应的系统级封装装置容置单元；处理盘载运设备，可自该叠工业标准装置处理盘中一次移送任一工业标准装置处理盘至一第一位置，该第一位置是接近该测试架；及一处理盘操作装置，是可将该工业标准装置处理盘移动至测试架，即自该 第一位置至一第二位置，由此，测试架可连接系统级封装装置的处理盘，于是 每一群组测试接点即与系统级封装装置上的复数个电子接点进行电性连接，系 统级封装装置是装设于相对应的系统级封装装置容置单元。
5、 如权利要求4所述的测试复数个系统级封装装置的设备，其特征在于，该处理盘操作装置是将处理盘自该第二位置送至该第一位置。
6、 如权利要求5所述的测试复数个系统级封装装置的设备，其特征在于，该处理盘操作装置是用以自该第一位置运送已电性测试过的系统级封装装置的 处理盘。
7、 如权利要求6所述的测试复数个系统级封装装置的设备，该设备包括一分类模组，包括一第一分类模组处理盘位置，是容置内部存放已电性测试过却并未通过的系统级封装装置的处理盘；一第二分类模组处理盘位置，是经过该处理盘载运设备的运送而容置 内部存放已电性测试过却并未分类的系统级封装装置的处理盘；及一装置取放设备，是自位于该第二分类模组处理盘位置内且容置有复数个 系统级封装装置的处理盘中，提起与移动每一个该未通过电性测试系统级封装 装置至一测试失败装置处理盘，该测试失败装置处理盘位于该第一分类模组处 理盘位置内。
8、 如权利要求7所述的测试复数个系统级封装装置的设备，其特征在于， 该分类模组包括 一第三分类模组处理盘位置，以容置装载有已测试过的系统 级封装装置的一第二处理盘；及该装置取放设备，是自位于第三分类模组处理盘位置的已通过电性测试的 系统级封装装置，取代自第二分类模组处理盘位置移除的未通过电性测试的系 统级封装装置。
9、 如权利要求8所述的测试复数个系统级封装装置的设备，其特征在于，该设备包括 一卸载模组；及该处理盘载运设备，是自第二分类模组处理盘位置移送该处理盘至该卸载 模组。
10、 如权利要求9所述的测试复数个系统级封装装置的设备，其特征在于， 当该处理盘已装满该未通过电性测试的系统级封装装置时，该处理盘载运设备 可运送该处理盘自该第二分类模组处理盘位置至该卸载模组。
11、 如权利要求10所述的测试复数个系统级封装装置的设备，其特征在于， 该设备包括一卸载盘操作器，是经由该处理盘载运设备自该第二分类模组处理盘位置 运送并自动堆叠每一运送过来的处理盘。
12、 如权利要求4所述的测试复数个系统级封装装置的设备，其特征在于，该测试架包括一第一构件，且该第一构件其构形得以容置任一处理盘，该处理 盘与测试架连接，第一构件包括复数个调正面，以提供每一个处理盘的调正排 列，进而可调整每一处理盘尺寸的容许度。
13、 如权利要求12所述的测试复数个系统级封装装置的设备，其特征在于， 该测试架包括一接点基板，该接点基板包括复数个第二调正面，每一调正面连 接对应的该系统级封装装置容置单元，以提供该对应的系统级封装装置容置单 元中的系统级封装装置的调正排列，进而可调整每一处理盘尺寸的容许度。
14、 如权利要求13所述的测试复数个系统级封装装置的设备，其特征在于， 该接点基板包括一绝缘板构件，是承载该复数个电子接点。
15、 如权利要求14所述的测试复数个系统级封装装置的设备，其特征在于， 该接点基板包括一金属板构件，该金属板构件具有该复数个第二调正面。
16、 一种测试复数个系统级封装装置的设备，所述系统级封装装置装设于 符合联合电子设备工程会议标准装置的复数个处理盘上，且该每一处理盘均具 有复数个系统级封装装置容置单元，该每一个系统级封装装置均具有复数个电 子接点，该设备包括一装载模组，容置一叠具有联合电子设备工程会议标准的装置处理盘，且 任一该叠工业标准装置处理盘上的该电子接点皆被导向，以使得系统级封装装 置上的复数个电子接点朝向一预定方向，以连接复数个测试接点；一测试架包括复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置 容置单元的至少一预定数量，复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个测 试线路之一，并被导向以连接该系统级封装装置的复数个电子接点，且该系统 级封装装置是设置于相对应的系统级封装装置容置单元；一处理盘载运与操作设备，可一次移动任一个该叠处理盘中的处理盘而至 接近该测试架的一位置，与可将每一处理盘移动进行相对移动，由此，测试架 可连接处理盘，于是每一群组测试接点即与系统级封装装置上的复数个电子接 点进行电性连接，系统级封装装置是装设于相对应的系统级封装装置容置单元； 与 该测试架，可同时操作，以电性测试每一处理盘中全部的系统级封装装置 的至少一预定部分，该部分是在没有自处理盘中移除的系统级封装装置下与测 试架连接。
17、 如权利要求16所述的测试复数个系统级封装装置的设备，其特征在于，该设备包括一分类模组；其中该处理盘载运与操作设备是载运己电性测试过的系统级封装装置的处理盘 至该分类模组。
18、 如权利要求17所述的测试复数个系统级封装装置的设备，其特征在于， 该分类模组是自已电性测试过的系统级封装装置的处理盘中，移除已电性测试 过却未通过的系统级封装装置。
19、 如权利要求18所述的测试复数个系统级封装装置的设备，其特征在于， 该分类模组其构形更可自处理盘中替换已电性测试过却未通过的系统级封装装 置。
20、 如权利要求19所述的测试复数个系统级封装装置的设备，其特征在于， 该分类模组是可移除未通过电性测试的系统级封装装置，直到该电性测试过的 系统级封装装置的处理盘装满未通过电性测试的系统级封装装置。
21、 如权利要求16所述的测试复数个系统级封装装置的设备，其特征在于，该设备包括调正设备，是由该测试架所承载，以调正每一处理盘，该处理盘是与测试 架所连接，进而可调整处理盘尺寸的容许差。
22、 如权利要求21所述的测试复数个系统级封装装置的设备，其特征在于，该设备包括一第二调正设备，是由该测试架所承载，以调正每一处理盘，该处理盘是 与测试架所连接，进而可调整每一系统级封装装置的尺寸容许差。
23、 一种测试复数个系统级封装装置的设备，所述系统级封装装置装设于 符合联合电子设备工程会议标准装置的复数个处理盘上，且该每一处理盘均具有复数个系统级封装装置容置单元，该每一个系统级封装装置均具有复数个电子接点，该设备包括一装载模组，是容置一叠具有联合电子设备工程会议标准的装置处理盘，且任一工业标准装置处理盘皆具有复数个系统级封装装置；一处理盘载运设备，其可横向地放置工业标准装置处理盘； 一第一处理盘操作器，是可一次垂直放置任一个该叠处理盘中的处理盘在该处理盘载运设备之一第一位置；该处理盘载运设备是可横向地将处理盘自该第一位置移至一第二位置； 一第二处理盘操作器，是可将每一个处理盘自该第二位置垂直地放置入一测试位置和该测试位置至第二位置，该测试位置接近复数个测试线路；及该处理盘载运设备是可横向地将每一个处理盘自第二位置放于一第三位置。
24、 如权利要求23所述的测试复数个系统级封装装置的设备，其特征在于， 该处理盘载运设备包括一对平行轨道，以支持任一处理盘的平行边与至少一可 移动式垂片，该垂片是与处理盘连结，以自该第一位置移动位于该对平行轨道 上的处理盘至该第二位置。
25、 如权利要求24所述的测试复数个系统级封装装置的设备，其特征在于，该可移动式垂片是由相对应的至少一可移动式皮带所承载。
26、 如权利要求24所述的测试复数个系统级封装装置的设备，其特征在于， 该设备更包括至少一第二可移动式垂片，以与该第一垂片共同将任一处理盘移 动至该第三位置。
27、 如权利要求26所述的测试复数个系统级封装装置的设备，其特征在于， 该第二可移动式垂片可横向移动，以将处理盘移动至一第四位置。
28、 如权利要求27所述的测试复数个系统级封装装置的设备，其特征在于，该第二可移动式垂片是由相对应的至少一第二可移动式皮带所承载。
29、 如权利要求27所述的测试复数个系统级封装装置的设备，其特征在于，该设备更包括一卸载模组，是邻近于该第四位置；及一第三处理盘操作器，是可将处理盘自该第四位置垂直放入一已堆叠的处 理盘中，该已堆叠的处理盘是由该卸载模组所支持。
30、 如权利要求29所述的测试复数个系统级封装装置的设备，其特征在于， 该第一、第二与第三处理盘操作器的任一皆包括一升降板，其尺寸界于该轨道 间，且可垂直地放置一处理盘，即每一处理盘皆可放置于每一升降板。
31、 如权利要求30所述的测试复数个系统级封装装置的设备，其特征在于， 该第二处理盘操作器之一板子是可弹性地连接一升降机构(lift mechanism)。
32、 如权利要求30所述的测试复数个系统级封装装置的设备，其特征在于， 一弹性连接器(resilient coupling)是以复数个弹簧所构成。
33、 如权利要求24所述的测试复数个系统级封装装置的设备，其特征在于， 该第二处理盘处理器包括一板子(plate)，其尺寸界于该轨道间，以使该板子 可移入轨道间，且可垂直地放置处理盘入该第二位置与该测试位置。
34、 如权利要求33所述的测试复数个系统级封装装置的设备，其特征在于， 该第二处理盘操作器之一板子是可弹性地连接一升降机构。
35、 如权利要求34所述的测试复数个系统级封装装置的设备，其特征在于， 一弹性连接器是以复数个弹簧所构成。
36、 如权利要求33所述的测试复数个系统级封装装置的设备，其特征在于， 该处理盘载运设备包括至少一处理盘扣件，是邻近该第二位置，以顶住每一处 理盘进入一平面(planar),该平面是与该板子啮合(engagement),该处理盘则被自第二位置垂直放入该测试位置。
37、 如权利要求36所述的测试复数个系统级封装装置的设备，其特征在于， 该处理盘扣件包括至少一条状物(bar),是设置处身于该第二位置中的处理盘 之上，且连接至该处理盘载运设备，处理盘载运设备具有至少一弹性连接器。
38、 一种测试复数个系统级封装装置的设备，所述系统级封装装置装设于 符合联合电子设备工程会议标准装置的复数个处理盘上，且该每一处理盘均具 有复数个系统级封装装置容置单元，该每一个系统级封装装置均具有复数个电 子接点，该设备包括-一处理盘载运设备，是可横向地放置工业标准装置处理盘，与将每一处理 盘自一第一位置移动至一第二位置，该处理盘载运设备包括一对平行轨道，以 支持任一处理盘的平行边；一升降机构；一第二处理盘操作器，是可将每一个处理盘自该第二位置垂直地放置入一 测试位置和该测试位置至第二位置，该第二处理盘操作器包括一板子(plate), 其尺寸界于该轨道间，以使该板子可移入轨道间，且可垂直地放置处理盘入该 第二位置与该测试位置，第二处理盘操作器之一板子是可弹性地连接该升降机 构。
39、 如权利要求38所述的测试复数个系统级封装装置的设备，其特征在于， 一弹性连接器是以复数个弹簧所构成。
40、 如权利要求38所述的测试复数个系统级封装装置的设备，其特征在于， 该处理盘载运设备包括至少一处理盘扣件，是邻近该第二位置，以顶住每一处 理盘进入一平面，该平面是与该板子啮合，该处理盘则被自第二位置垂直放入 该测试位置。
41、 如权利要求40所述的测试复数个系统级封装装置的设备，其特征在于， 该处理盘扣件是可啮合处理盘的一端部(end portion);及该处理盘载运设备 包括一第二处理盘扣件，该第二处理盘扣件是邻近于该第二位置，以与处理盘 的相反端部(opposite end portion)啮合，进而顶住每一处理盘进入一平面， 该平面是与该板子啮合，该处理盘则被自第二位置垂直放入该测试位置。
42、 一种测试复数个系统级封装装置的设备，所述系统级封装装置装设于 符合联合电子设备工程会议标准装置的复数个处理盘上，且该每一处理盘均具有复数个系统级封装装置容置单元，该系统级封装装置容置单元是以矩阵方式排列，且包括至少一第一预定数量的行与至少一第二预定数量的列(column), 该每一个系统级封装装置均具有复数个电子接点，该电子接点是以一种预定的排列方式排列，该设备包括-一标准处理盘接收装置(JEDEC standard tray receiving apparatus), 该标准处理盘接收装置包括复数个调正器，以调整处理盘至标准处理盘接收装 置内一预定位置，进而可调整每一处理盘尺寸的容许差；一测试总成(test assembly),是邻近于标准处理盘接收装置，该测试总 成包括复数个测试线路，该线路的数量是对应于该处理盘上系统级封装装置 容置单元的至少一预定数量；复数个群组的测试接点，且该每一群组的测试接点耦合于该复数个测 试线路之一，并被导向以连接该系统级封装装置的复数个电子接点，且该系统 级封装装置是设置于相对应的系统级封装装置容置单元，该测试架是可同步操 作，并电性测试该每一处理盘上具有一预定数量的系统级封装装置，该处理盘 是与标准处理盘接收装置连接，且不需自处理盘上移走复数个系统级封装装置。
43、 如权利要求42所述的测试复数个系统级封装装置的设备，其特征在于， 该标准处理盘接收装置包括复数个调正面，以提供每一个处理盘的调正排列，进而可调整每一处理盘 尺寸的容许差。
44、 如权利要求42所述的测试复数个系统级封装装置的设备，其特征在于， 该标准处理盘接收装置包括一基板，该基板包括复数个第二调正面，且该每一 第二调正面与该对应之一系统级封装装置容置单元相互交接，以提供给系统级 封装装置的调正排列，该系统级封装装置是位于相对应的系统级封装装置容置 单元内。
45、 如权利要求42所述的测试复数个系统级封装装置的设备，其特征在于，该测试接点是连接复数个系统级封装装置的处理盘，于是每一群组测试接点即 与系统级封装装置上的复数个电子接点进行电性连接，系统级封装装置是装设 于相对应的系统级封装装置容置单元。
46、 如权利要求45所述的测试复数个系统级封装装置的设备，其特征在于， 该测试总成包括复数个第二调正面，每一调正面连接对应的该系统级封装装置 容置单元，以提供该对应的系统级封装装置容置单元中的系统级封装装置的调 正排列，进而可调整每一系统级封装装置尺寸的容许度。
47、 如权利要求46所述的测试复数个系统级封装装置的设备，该测试总成包括一绝缘板构件，是承载该复数个电子接点。
48、 如权利要求47所述的测试复数个系统级封装装置的设备，其特征在于， 该测试总成包括一金属板构件，该金属板构件具有该复数个第二调正面。
49、 如权利要求47所述的测试复数个系统级封装装置的设备，其特征在于， 该复数个测试接点包括复数个弹簧销(spring loaded pin)。
50、 如权利要求42所述的测试复数个系统级封装装置的设备，其特征在于， 该测试总成包括复数个电路板接头(circuit board connector),该复数个电 路板接头其数量与该第一预定数量的行(row)或至少一第二预定数量的列与相 对应的电路板数量，每一电路板包括复数个测试电路，其数量与第一预定数量 或第二预定数量相同。
51、 如权利要求50所述的测试复数个系统级封装装置的设备，其特征在于， 该测试总成包括一电路板，该电路板上具有该复数个电路接头。
52、 如权利要求42所述的测试复数个系统级封装装置的设备，其特征在于，该系统级封装装置包括微数字保密装置。
53、 如权利要求42所述的测试复数个系统级封装装置的设备，其特征在于，该复数个测试线路是可同时操作，以电性测试位于处理盘内所有的系统级封装 装置，该处理盘是与标准处理盘接收装置连接，且不需自处理盘上移走复数个 系统级封装装置。
54、 如权利要求42所述的测试复数个系统级封装装置的设备，其特征在于， 该设备更包括处理盘固定装置，是固定处理盘以靠着一平板型载具(Planar 'carrier)。
55、 如权利要求54所述的测试复数个系统级封装装置的设备，其特征在于， 该标准处理盘接收装置包括一平板(plate)，是具有一狭缝(印erture)，以容 置标准处理盘。
全文摘要
本发明公开了一种测试复数个系统级封装装置的设备，该设备至少包括测试架和分类器，其中测试架包括复数个测试线路和复数个群组的测试接点，该每一群组的测试接点耦合于该复数个测试线路之一，并被导向以连接系统级封装装置的复数个电子接点，该测试架可同步操作，并电性测试该每一处理盘上具有一预定数量的系统级封装装置，该处理盘与测试架连接；分类器能够自动移去任一没有通过电性测试的系统级封装装置，直到处理盘装满所有通过电性测试的系统级封装装置。该设备利用符合联合电子设备工程会议标准装置的复数个处理盘，以至少测试处理盘中所承载的装置其预设的一部分。
文档编号B07C5/36GK101368994SQ200810092428
公开日2009年2月18日 申请日期2008年4月11日 优先权日2007年4月12日
发明者蔡译庆, 詹姆士·E·霍普金斯, 陈清图, 麦可·彼得·科斯特洛 申请人:半导体测试先进研究公司