一种芯片测试方法及装置与流程

本发明涉及电子领域，特别是涉及一种芯片测试方法及装置。

背景技术：

芯片的好坏，需要通过测试工序来进行判断。在半导体封装测试行业内，芯片一般会进行两次测试，一次是wafer test，即芯片封装前的测试，主要是为了在划片工艺后挑选出好的芯片进行之后的封装，此测试在晶圆厂或封装厂中完成，测试难度和成本相对较低；另一次是封装后的第二次测试，即final test(最终测试)，最终测试时，芯片的许多性能都需要进行测试，如引脚的连接是否导通、是否漏电、芯片本身功能是否可实现、芯片散热性以及受力或强度是否合格等。针对芯片不同性能的测试所用的时间是不同的，且不同性能的测试需要通过不同的测试设备分别进行测试。

目前，在半导体封装测试的final test中，可以采用单台设备直接测试芯片的全部性能，但成本极高，并且需要单独制作配套的模具；此外，还可以使用不同设备分别进行测试，此方法可以明显降低成本，但不同设备分别进行测试的时候，因为不同测试工序所需时间不同，所以会存在部分测试工序的等待，从而降低效率，而且测试芯片转移过程也有可能对芯片造成损伤。

技术实现要素：

本发明主要解决的技术问题是提供一种芯片测试方法及装置，能够解决芯片测试效率低的问题。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种芯片测试装置，包括：

第一测试区域，用于对待测芯片的第一项性能进行测试，其中，所述第一测试区域包括至少一条第一测试轨道和对应的至少一个第一测试设备，每条所述第一测试轨道分别对应一个相应的第一测试设备；

第二测试区域，与所述第一测试区域相连，以接收从所述第一测试区域传送来的第一项性能测试合格的所述待测芯片，并对接收的所述待测芯片的第二项性能进行测试，其中，所述第二测试区域包括至少一条第二测试轨道和对应的至少一个第二测试设备，且每条所述第二测试轨道分别对应一个相应的第二测试设备；

其中，当所述待测芯片在所述第一测试区域进行的第一项性能测试的测试时间大于所述待测芯片在所述第二测试区域进行的第二项性能测试的测试时间时，所述第一测试区域内的所述第一测试轨道和对应的所述第一测试设备的数量分别大于所述第二测试区域内的所述第二测试轨道和所述第二测试设备的数量；而当所述测试芯片在所述第一测试区域进行的第一项性能测试的测试时间小于所述待测芯片在所述第二测试区域进行的第二项性能测试的测试时间时，所述第一测试区域内的所述第一测试轨道和所述第一测试设备的数量分别小于所述第二测试区域内的所述第二测试轨道和所述第二测试设备的数量。

其中，所述芯片测试装置进一步包括：分选区域，设置在所述第一测试区域与所述第二测试区域之间，其中，当所述待测芯片经过所述第一测试区域的第一项性能的测试合格时，所述待测芯片传送至所述分选区域，并等待进入所述第二测试区域以进行第二项性能的测试。

其中，所述分选区域包括一分选盘，当所述待测芯片传送至所述分选区域后，所述分选盘以振动的方式将所述待测芯片传送到所述第二测试区域以进行第二项性能测试。

其中，所述芯片测试装置进一步包括：若干导轨开关和导轨，每个所述导轨开关对应一条所述导轨；

所述导轨开关连接所述第一测试区域和对应的所述导轨一端，当所述待测芯片经过所述第一测试区域的测试合格后，所述导轨开关连通所述第一测试区域和所述对应的所述导轨，所述待测芯片传送到所述对应的所述导轨上；

所述对应的所述导轨另一端连接所述第二测试区域，以使所述待测芯片通过所述对应的所述导轨传送到所述第二测试区域。

为解决上述技术问题，本发明采用的另一个技术方案是：提供一种芯片测试装置，包括：

多个测试区域，所述多个测试区域依次连接以对待测芯片的不同性能分别进行测试，其中，每个所述测试区域分别包括至少一条测试轨道和至少一个测试设备，且每个所述测试区域内的每条所述测试轨道分别对应一个相应的所述测试设备；

其中，当所述待测芯片在任一个所述测试区域内进行的性能测试时间大于所述待测芯片在其相邻的另一所述测试区域内的性能测试时间时，则所述测试区域内的所述测试轨道和所述测试设备的数量分别大于与其相邻的另一所述测试区域内的所述测试轨道和所述测试设备的数量；而当所述待测芯片在任一个所述测试区域内进行的性能测试时间小于所述待测芯片在其相邻的另一所述测试区域内的性能测试时间时，则所述测试区域内的所述测试轨道和所述测试设备的数量分别小于与其相邻的另一所述测试区域内的所述测试轨道和所述测试设备的数量。

其中，所述的芯片测试装置进一步包括：多个分选区域，其中，每两个相邻的测试区域之间设置一个所述分选区域，当所述待测芯片经过上一个所述测试区域的测试合格后，所述待测芯片传送至所述分选区域，并进入下一个所述测试区域以进行相应的性能测试。

其中，每个所述分选区域包括一分选盘，当所述待测芯片传送至所述分选区域后，所述分选盘以振动的方式将所述待测芯片传送到所述下一个所述测试区域以进行相应的性能测试。

其中，每个所述测试区域之间进一步包括：若干导轨和导轨开关，每个所述导轨开关对应一条所述导轨；

每个所述导轨开关连接上一个所述测试区域和对应的所述导轨一端，当所述待测芯片经过上一个所述测试区域的测试合格后，所述导轨开关连通上一个所述测试区域和所述对应的所述导轨，所述待测芯片传送到所述对应的所述导轨上；

所述对应的所述导轨另一端连接下一个所述测试区域，以使所述待测芯片通过所述对应的所述导轨传送到下一个所述测试区域。

为解决上述技术问题，本发明采用的又一个技术方案是：提供一种芯片测试方法，包括：

将待测芯片传送到第一测试区域，以测试所述待测芯片的第一项性能，其中，所述第一测试区域包括至少一条第一测试轨道和对应的至少一个第一测试设备；

将第一项性能测试合格的所述待测芯片传送至第二测试区域，以测试所述待测芯片的第二项性能，其中，所述第二测试区域包括至少一条第二测试轨道和至少一个第二测试设备；

其中，当所述待测芯片在所述第一测试区域进行的测试时间大于所述待测芯片在所述第二测试区域进行的测试时间时，所述第一测试区域内的所述第一测试轨道和对应的所述第一测试设备的数量分别大于所述第二测试区域内的所述第二测试轨道和所述第二测试设备的数量；而当所述测试芯片在所述第一测试区域进行的测试时间小于所述待测芯片在所述第二测试区域进行的测试时间时，所述第一测试区域内的所述第一测试轨道和所述第一测试设备的数量分别小于所述第二测试区域内的所述第二测试轨道和所述第二测试设备的数量。

其中，所述将第一项性能测试合格的所述待测芯片传送至第二测试区域之前，进一步包括：

将第一项性能测试合格的所述待测芯片传送至分选区域，并等待传送至所述第二测试区域以进行第二项性能的测试。

其中，所述将第一项性能测试合格的所述待测芯片传送至第二测试区域进一步包括：

打开导轨开关，将第一项性能测试合格的所述待测芯片从所述第一测试区域传送至对应的导轨；

将所述待测芯片通过所述对应的导轨传送至所述第二测试区域以进行第二项性能的测试。

为解决上述技术问题，本发明采用的再一个技术方案是：提供一种芯片测试方法，包括：

将待测芯片依次传送至多个测试区域，以在所述多个测试区域内分别测试所述待测芯片的不同性能，其中，每个所述测试区域分别包括至少一条测试轨道和至少一个测试设备，且每个所述测试区域内的每条所述测试轨道分别对应一个相应的所述测试设备；

其中，当所述待测芯片在任一个所述测式区域内进行的性能测试时间大于所述待测芯片在其相邻的另一所述测试区域内的性能测试时间时，则所述测试区域内的所述测试轨道和所述测试设备的数量分别大于与其相邻的另一所述测试区域内的所述测试轨道和所述测试设备的数量；而当所述待测芯片在任一个所述测试区域内进行的性能测试时间小于所述待测芯片在其相邻的另一所述测试区域内的性能测试时间时，则所述测试区域内的所述测试轨道和所述测试设备的数量分别小于与其相邻的另一所述测试区域内的所述测试轨道和所述测试设备的数量。

其中，所述将待测芯片依次传送至多个测试区域之后，进一步包括：

将上一个所述测试区域测试合格的所述待测芯片传送至所述分选区域；

将所述分选区域中的所述待测芯片传送至下一个所述测试区域以进行相应的性能测试。

其中，所述将待测芯片依次传送至多个测试区域之后，进一步包括：

打开导轨开关，将上一个所述测试区域测试合格的所述待测芯片从上一个所述测试区域传送至对应的导轨；

将所述待测芯片通过所述对应的导轨传送至下一个所述测试区域以进行相应的性能测试。

本发明的有益效果是：区别于现有技术的情况，本发明使芯片性能测试用时较长的测试区域中的测试轨道和测试设备数量大于芯片性能测试用时较短的测试区域，从而使得用时较长的测试区域可以通过更多的测试轨道同时对多个芯片进行测试，测试完成的芯片同时或依次进入相邻的用时较短的测试区域进行测试，从而使用时较短的测试区域在同等时间内也可以通过较少的测试轨道对多个芯片进行测试。通过上述方式，本发明使芯片测试过程中用时较短的测试区域等待时间缩短，从而提高测试效率。

附图说明

图1是本发明芯片测试装置第一个实施方式的结构示意图；

图2是本发明芯片测试装置第二个实施方式的结构示意图；

图3是本发明芯片测试装置第三个实施方式的结构示意图；

图4是本发明芯片测试装置第四个实施方式的结构示意图；

图5是本发明芯片测试方法第一个实施方式的流程图；

图6是本发明芯片测试方法第二个实施方式的流程图；

图7是本发明芯片测试方法第三个实施方式的流程图；

图8是本发明芯片测试方法第四个实施方式的流程图；

图9是本发明芯片测试方法第五个实施方式的流程图；

图10是本发明芯片测试方法第六个实施方式的流程图；。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

待测芯片测试过程中，可以将待测芯片各项性能分开测试，此时应该对待测芯片依序进行测试，待测芯片首先进行第一项性能测试，则只有当第一项性能测试完成后，才能进行第二项性能测试，即只有当上一项性能测试完成后，才能进行下一项性能测试，也就是说，待测芯片的测试次序是不能随意改变的，因此，若上一项性能测试的测试时间大于下一项性能测试的测试时间时，将导致下一项性能测试工序需要等待一段时间，从而降低效率。因此，相邻的两个性能测试工序中，可以使耗时较长的性能测试工序同时测试多个待测芯片，此时多个芯片同时或者依次进入相邻的耗时较短的性能测试工序，使其在同等的时间内也能完成多个待测芯片的性能测试，从而缩短耗时较短的性能测试工序的等待时间，有效提高芯片测试的效率。

请参阅图1，图1是本发明芯片测试装置第一个实施方式的结构示意图。

如图1所示，本发明芯片测试装置10包括：第一测试区域101、第二测试区域102和分选区域103。其中，分选区域103一端与第一测试区域101连接，另一端与第二测试区域102连接。

第一测试区域101用于对待测芯片的第一项性能进行测试；其中，第一测试区域101包括至少一条第一测试轨道1011和对应的至少一个第一测试设备1012，每条第一测试轨道1011分别对应一个相应的第一测试设备1012；

具体地，第一测试轨道1011用于放置待测芯片，并可将待测芯片传送到第一测试设备1012下方以进行第一项性能测试，还可将测试后的待测芯片传送到分选区域103或者废弃区(图中未画出)；当待测芯片第一项性能测试合格后，待测芯片将被传送到分选区域103，而当待测芯片第一项性能测试不合格后，待测芯片会被传送到废弃区。由此可知，芯片测试装置10只将第一项性能测试合格的芯片传送到后续区域以进行第二项性能测试，而第一项性能测试不合格的芯片则直接传送到废弃区，不进行第二项性能测试，从而进一步缩短芯片测试时间，提高芯片测试效率。

分选区域103用于接收经过第一测试区域101的第一项性能的测试合格的待测芯片，并将待测芯片传送至第二测试区域102以进行第二项性能的测试。

其中，分选区域103包括一分选盘，当待测芯片经过第一测试区域101测试合格后，待测芯片会被传送至分选区域103中，而分选区域103中的分选盘将以振动的方式将待测芯片传送到第二测试区域102以进行第二项性能测试；其中，分选盘可以根据第二测试区域102内的第二测试轨道1021数量设置对应的传送出口，并通过不同的振动频率将待测芯片振动到不同传送出口并传送到对应的第二测试轨道1021。

第二测试区域102与分选区域103相连，以接收经过第一测试区域101的第一项性能测试合格的待测芯片，并对接收的待测芯片的第二项性能进行测试；

其中，第二测试区域102包括至少一条第二测试轨道1021和对应的至少一个第二测试设备1022，且每条第二测试轨道1021分别对应一个相应的第二测试设备1022；

具体地，第二测试轨道1021用于放置从第一测试区域101传送过来的待测芯片，并可将待测芯片传送到第二测试设备1022下方以进行第二项性能测试，还可将测试后的待测芯片传送到合格区(图中未画出)或者废弃区(图中未画出)；当待测芯片第二项性能测试合格后，待测芯片将被传送到合格区，而当待测芯片第二项性能测试不合格后，待测芯片会被传送到废弃区。

其中，在本实施例中，由于待测芯片在第一测试区域101进行的第一项性能测试的测试时间大于待测芯片在第二测试区域102进行的第二项性能测试的测试时间时，因此，第一测试区域101内的第一测试轨道1011和对应的第一测试设备1012的数量分别大于第二测试区域102内的第二测试轨道1021和第二测试设备1022的数量。

例如，待测芯片在第一测试区域101进行的第一项性能测试的测试时间为5分钟，而在第二测试区域102进行的第二项性能测试的测试时间为1分钟，则第一测试区域101内的第一测试轨道1011和对应的第一测试设备1012的数量分别为5，而第二测试区域102内的第二测试轨道1021和第二测试设备1022的数量则分别为1。

在本实施方式中，第一测试区域101内的第一测试轨道1011和对应的第一测试设备1012的数量分别大于第二测试区域102内的第二测试轨道1021和对应的第二测试设备1022的数量。而在其他实施方式中，本领域技术人员可以理解的是，当第一测试区域101进行的第一项性能测试的测试时间小于第二测试区域102进行的第二项第一项性能测试的测试时间时，第一测试区域101内的第一测试轨道1011和对应的第一测试设备1012的数量则分别小于第二测试区域102内的第二测试轨道1021和对应的第二测试设备1022的数量。

在上述实施方式中，芯片测试装置根据待测芯片测试性能所需的测试时间长短，在耗时较长的测试区域中设置较多的测试轨道和对应的测试设备，而在耗时较短的测试区域中设置较少的测试轨道和对应的测试设备，使得耗时较长的测试区域可以同时测试较多的待测芯片，耗时较短的测试区域由于测试周期较短，在同等时间内也可以测试较多的待测芯片，从而大大缩短了耗时间较短的测试区域的等待时间，提高了测试效率。

另外，在上述实施方式中，在第一测试区域与第二测试区域之间设置一个分选区域，而在其他实施方式中，第一测试区域与第二测试区域之间可以设置若干导轨开关和导轨，待测芯片经过第一测试区域测试后可以通过导轨传送到第二测试区域。

具体地，请参阅图2，图2是本发明芯片测试装置第二个实施方式的结构示意图。图2与图1的结构类似，在此不再赘述，不同之处在于图2所示的芯片测试装置20在第一测试区域201和第二测试区域202中间设置了若干导轨开关203和导轨204，每个导轨开关203对应一条导轨204。

其中，导轨开关203连接第一测试区域201和对应的导轨204一端，当待测芯片经过第一测试区域201测试合格后，导轨开关203连通第一测试区域201和对应的导轨204，待测芯片被传送到对应的导轨204上；对应的导轨204另一端连接第二测试区域202，以使对应的导轨204上的待测芯片通过对应的导轨204传送到第二测试区域202。

其中，导轨开关203可以根据第一测试区域201的测试时间设置一个连通/切断时间，定时连通/切断，以使待测芯片经过第一测试区域201测试合格后才被传送到对应的导轨204上。

在上述实施方式中，芯片测试装置只包括第一测试区域和第二测试区域两个测试区域，只能测试待测芯片的两项性能，而在其他实施方式中，本领域技术人员可以理解的是，芯片测试装置也可以包括多个测试区域，可以依序测试待测芯片的多个不同性能，甚至能够测试待测芯片的所有性能。

请参阅图3，图3是本发明芯片测试装置第三实施方式的结构示意图。如图3所示，本发明芯片测试装置30包括：多个测试区域301和多个分选区域302。每两个相邻的测试区域301中间设置了一个分选区域302，分选区域302一端与上一个测试区域301a连接，另一端与下一个测试区域301b连接。

其中，多个测试区域301用于依序对待测芯片的不同性能分别进行测试，每个测试区域301分别包括至少一条测试轨道3011和至少一个测试设备3012，且每个测试区域301内的每条测试轨道3011分别对应一个相应的测试设备3012；

具体地，每条测试轨道3011用于放置待测芯片，并可将待测芯片传送到每个测试设备3012下方以进行性能测试，还可将测试后的待测芯片传送到分选区域302或者废弃区/合格区(图中未画出)；当待测芯片性能测试合格后，待测芯片将被传送到分选区域302，而当待测芯片性能测试不合格后，待测芯片会被传送到废弃区，而当待测芯片经过全部测试区域301且全部测试合格后，待测芯片会被传送到合格区。由此可知，芯片测试装置30只将上一测试区域测试合格的芯片传送到后续区域以进行后续性能测试，而上一测试区域测试不合格的芯片则直接传送到废弃区，不进行后续性能测试，从而进一步缩短芯片测试时间，提高芯片测试效率。

其中，当待测芯片经过上一个测试区域301a的测试合格后，待测芯片传送至分选区域302，并等待进入下一个测试区域301b以进行相应的性能测试。

具体地，每个分选区域302包括一分选盘，当待测芯片经过上一个测试区域301a测试合格后，待测芯片会被传送至分选区域302后，分选区域302中的分选盘将会以振动的方式将待测芯片传送到下一个测试区域301b以进行相应的性能测试；其中，分选盘可以根据下一个测试区域301b内的测试轨道3011b数量设置对应的传送出口，并通过不同的振动频率将待测芯片振动到不同传送出口并传送到对应的测试轨道3011b。

其中，当待测芯片在任一个测试区域301内进行的性能测试时间大于待测芯片在其相邻的另一测试区域301内的性能测试时间时，则测试区域301内的测试轨道3011和测试设备3012的数量分别大于与其相邻的另一测试区域301内的测试轨道3011和测试设备3012的数量；而当待测芯片在任一个测试区域301内进行的性能测试时间小于待测芯片在其相邻的另一测试区域301内的性能测试时间时，则测试区域301内的测试轨道3011和测试设备3012的数量分别小于与其相邻的另一测试区域301内的测试轨道3011和测试设备3012的数量。

例如，待测芯片在一个测试区域301进行的一项性能测试的测试时间为2分钟，而在其相邻的另一测试区域301进行的另一项性能测试的测试时间为6分钟，则前一个测试区域301内的测试轨道3011和对应的测试设备3012的数量分别为2，而其相邻的另一测试区域301内的测试轨道3011和测试设备3012的数量则分别为6。

在本实施例中，如图3所示，由于测试区域301a内进行性能测试的时间小于测试区域301b内进行性能测试的时间，因此，测试区域301a内的测试轨道3011和对应的测试设备3012的数量要少于测试区域301b内的测试轨道和对应的测试设备的数量。而在其他实施方式中，本领域技术人员可以理解的是，当测试区域301a内进行的性能测试的测试时间大于测试区域301b内进行的性能测试的测试时间时，测试区域301a内的测试轨道3011a和对应的测试设备3012a的数量则分别大于测试区域301b内的测试轨道3011b和对应的测试设备3012b的数量。

在上述实施方式中，芯片测试装置根据待测芯片测试性能所需的测试时间长短，在耗时较长的测试区域中设置较多的测试轨道和对应的测试设备，而在耗时较短的测试区域中设置较少的测试轨道和对应的测试设备，使得耗时较长的测试区域可以同时测试较多的待测芯片，耗时较短的测试区域由于测试周期较短，在同等时间内也可以测试较多的待测芯片，从而大大缩短了耗时较短的测试区域的等待时间，提高了测试效率；而且所述芯片测试装置包括多个测试区域，可以依序对待测芯片进行不同的性能测试，甚至是进行所有的性能测试，从而实现单台设备完成芯片测试，且相对于现有的单台测试设备，将不同性能分开测试，不需要单独制作测试的模具，从而降低了成本。

另外，在上述实施方式中，每两个相邻的测试区域之间设置一个分选区域，而在其他实施方式中，每两个相邻的测试区域之间可以设置若干导轨开关和导轨，待测芯片经过上一个测试区域测试后可以通过导轨传送到下一个测试区域。

具体地，请参阅图4，图4是本发明芯片测试装置第四个实施方式的结构示意图。图4与图3的结构类似，在此不再赘述，不同之处在于图4所示的芯片测试装置40在每相邻两个测试区域401和402中间设置了若干导轨403和导轨开关404，每个导轨开关404对应一条导轨403；每个导轨开关404连接上一个测试区域401和对应的导轨403一端，对应的导轨403另一端连接下一个测试区域402，以使对应的导轨403上的待测芯片通过对应的导轨403传送到下一个测试区域402。

当待测芯片经过上一个测试区域401的测试合格后，导轨开关404连通上一个测试区域401和对应的导轨403，待测芯片被传送到对应的导轨403上；其中，导轨开关404可以根据上一个测试区域401的测试时间设置一个连通/切断时间，定时连通/切断，以使待测芯片经过上一个测试区域401测试合格后才被传送到对应的导轨403上。

请参阅图5，图5是本发明芯片测试方法第一个实施方式的流程图。如图5所示，本发明芯片测试方法包括：

步骤S501：将待测芯片传送到第一测试区域，以测试待测芯片的第一项性能；

其中，第一测试区域包括至少一条第一测试轨道和对应的至少一个第一测试设备；

具体地，第一测试轨道用于放置待测芯片，并可将待测芯片传送到第一测试设备下方以进行第一项性能测试，还可将测试后的待测芯片传送到第二测试区域或者废弃区；第一测试设备用于对待测芯片进行第一项测试。

其中，步骤S501进一步包括：

步骤S5011：对待测芯片进行第一项性能测试，以判断待测芯片第一项性能是否合格；

步骤S5012：当判断结果为合格时，进入步骤S502，否则，将待测芯片传送到废弃区。

具体地，在第一测试区域对待测芯片进行第一项性能测试，并根据测试结果对待测芯片进行分类，当测试结果为合格时，将待测芯片传送到第二测试区域进行第二项性能测试，而当测试结果为不合格时，则将待测芯片传送到废弃区，不再进行后续的测试，从而节省测试时间，进一步提高测试效率。

步骤S502：将第一项性能测试合格的待测芯片传送至第二测试区域，以测试待测芯片的第二项性能；

其中，所述第二测试区域包括至少一条第二测试轨道和至少一个第二测试设备；其中，第二测试轨道和第二测试设备的功能分别与第一测试轨道和第一测试设备的功能类似，不同之处在于第二测试轨道用于接收第一测试区域测试合格的待测芯片，第二测试设备用于测试待测芯片的第二项性能。

其中，当待测芯片在第一测试区域进行的测试时间大于待测芯片在第二测试区域进行的测试时间时，第一测试区域内的第一测试轨道和对应的第一测试设备的数量分别大于第二测试区域内的第二测试轨道和第二测试设备的数量；而当测试芯片在第一测试区域进行的测试时间小于待测芯片在第二测试区域进行的测试时间时，第一测试区域内的第一测试轨道和第一测试设备的数量分别小于第二测试区域内的第二测试轨道和第二测试设备的数量。

例如，待测芯片在第一测试区域进行的第一项性能测试的测试时间为1分钟，而第二测试区域进行的第二项性能测试的测试时间为3分钟，则第一测试区域内的测试轨道和对应的测试设备的数量分别为2，而第二测试区域内的测试轨道和测试设备的数量则分别为6。

在上述实施方式中，根据待测芯片测试性能所需的测试时间长短，在耗时较长的测试区域中设置较多的测试轨道和对应的测试设备，而在耗时较短的测试区域中设置较少的测试轨道和对应的测试设备，使得耗时较长的测试区域可以同时测试较多的待测芯片，耗时较短的测试区域由于测试周期较短，在同等时间内也可以测试较多的待测芯片，从而大大缩短了耗时较短的测试区域的等待时间，提高了测试效率。

请参阅图6，图6是本发明芯片测试方法第二个实施方式的流程图，如图6所示，本发明芯片测试方法第二个实施方式是在本发明芯片测试方法第一个实施方式的基础上，进一步包括：

步骤S601：将第一项性能测试合格的待测芯片传送至分选区域，并等待传送至第二测试区域以进行第二项性能的测试；

其中，分选区域用于接收第一测试区域测试合格的待测芯片，并将待测芯片传送到第二测试区域。

具体地，分选区域包括一分选盘，分选盘接收第一测试区域测试合格的待测芯片，并以振动的方式将待测芯片传送到第二测试区域以进行第二项性能测试。

本步骤的执行在步骤S501之后，本实施方式可以与上述第一实施方式相结合。

请参阅图7，图7是本发明芯片测试方法第三个实施方式的流程图。如图7所示，本发明芯片测试方法第三个实施方式是在本发明芯片测试方法第一个实施方式的基础上，步骤S502具体包括：

步骤S5021：打开导轨开关，将第一项性能测试合格的待测芯片从第一测试区域传送至对应的导轨；

步骤S5022：将待测芯片通过对应的导轨传送至第二测试区域以进行第二项性能的测试。

本实施方式可以与上述第一实施方式相结合。

请参阅图8，图8是本发明芯片测试方法第四个实施方式的流程图。如图8所示，本发明芯片测试方法包括：

步骤S801：将待测芯片依次传送至多个测试区域，以在多个测试区域内分别测试待测芯片的不同性能；

其中，每个测试区域分别包括至少一条测试轨道和至少一个测试设备，且每个测试区域内的每条测试轨道分别对应一个相应的测试设备；

具体地，同一个测试区域内的测试设备均相同，并用于测试同一项性能，而不同测试区域内的测试设备均不同，并用于测试不同性能。

其中，步骤S801进一步包括：

步骤S8011：在一个测试区域中对待测芯片进行一项性能测试，以判断待测芯片该项性能是否合格；

步骤S8012：当判断结果为合格时，将待测芯片传送到下一个测试区域中进行相应的性能测试或者将待测芯片传送到合格区，否则，将待测芯片传送到废弃区。

具体地，在一个测试区域对待测芯片进行一项性能测试，并根据测试结果对待测芯片进行分类，当测试结果为合格时，将待测芯片传送到下一个测试区域进行相应的性能测试，或者当该测试区域为最后一个测试区域时，将待测芯片传送到合格区；而当测试结果为不合格时，则将待测芯片传送到废弃区，不再进行后续的测试，从而节省测试时间，进一步提高测试效率。

其中，当待测芯片在任一个测式区域内进行的性能测试时间大于待测芯片在其相邻的另一测试区域内的性能测试时间时，则测试区域内的测试轨道和测试设备的数量分别大于与其相邻的另一测试区域内的测试轨道和测试设备的数量；而当待测芯片在任一个测试区域内进行的性能测试时间小于待测芯片在其相邻的另一测试区域内的性能测试时间时，则测试区域内的测试轨道和测试设备的数量分别小于与其相邻的另一测试区域内的测试轨道和测试设备的数量。

在上述实施方式中，将待测芯片依序通过多个测试区域，对待测芯片进行多个不同性能的测试，甚至是所有性能的测试，并且根据待测芯片测试性能所需的测试时间长短，在耗时较长的测试区域中设置较多的测试轨道和对应的测试设备，而在耗时较短的测试区域中设置较少的测试轨道和对应的测试设备，使得耗时较长的测试区域可以同时测试较多的待测芯片，耗时较短的测试区域由于测试周期较短，在同等时间内也可以测试较多的待测芯片，从而大大缩短了耗时较短的测试区域的等待时间，提高了测试效率。

请参阅图9，图9是本发明芯片测试方法第五个实施方式的流程图，如图9所示，本发明芯片测试方法第五个实施方式是在本发明芯片测试方法第四个实施方式的基础上，进一步包括：

步骤S802a：将上一个测试区域测试合格的待测芯片传送至分选区域；

步骤S803a：将分选区域中的待测芯片传送到下一个测试区域以进行相应的性能测试。

其中，分选区域用于接收上一个测试区域测试合格的待测芯片，并将待测芯片传送到下一个测试区域。

具体地，分选区域包括一分选盘，分选盘接收上一个测试区域测试合格的待测芯片，并以振动的方式将待测芯片传送到下一个测试区域以进行相应的性能测试。

本实施方式中步骤的执行在步骤S801之后，本实施方式可以与上述第四实施方式相结合。

请参阅图10，图10是本发明芯片测试方法第六个实施方式的流程图，如图10所示，本发明芯片测试方法第六个实施方式是在本发明芯片测试方法第四个实施方式的基础上，进一步包括：

步骤S802b：打开导轨开关，将上一个测试区域测试合格的待测芯片从上一个测试区域传送至对应的导轨；

步骤S803b：将待测芯片通过对应的导轨传送至下一个测试区域以进行相应的性能测试。

本实施方式中步骤的执行在步骤S801之后，本实施方式可以与上述第四实施方式相结合。

以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。