Soc芯片频率测试方法
【技术领域】
[0001] 本发明设及一种集成电路忍片测试方法，特别是设及一种集成电路忍片频率的测 试方法，应用于信号频率测试技术领域。
【背景技术】
[0002] 随着集成电路产业高速、持续发展，集成电路（1C，IntegratedCircuits)测试已 成为集成电路设计、制造、封装W及应用过程中的重要环节，贯穿于1C的整个生产和应用 过程中。
[0003] S0C (System化化ip)忍片有很多电路模块或IP构成，包括数字、模拟、射频和数 模混合电路等，其有规模大、集成度高、体积小等特点。完成S0C忍片测试并达到一定的故 障覆盖率需要生成大量的测试图形和矢量，运会使得测试时间长，因此，其测试也是一个比 较费时间的过程。而量产耗费ATE (Automatic Test Machine)的时间多少直接决定忍片 的测试成本高低。目前，复杂的S0C忍片测试成本可能将占到忍片成本的一半。测试成本 已成为市场竞争中一个不可忽略的因素。因此，忍片生产商越来越关注如何降低测试成本。
[0004]MSP430忍片采用TeradyneJ750皿ATE测试机台，在MSP430忍片的时钟系统测试 过程中，有多种频率信号，如果直接采用ATE自带化equen巧Counter(频率计数）功能直 接测试，其测试时间较长且测试精度较低，运样会增加测试成本且测试效果也不理想。
【发明内容】
[0005] 为了解决现有技术问题，本发明的目的在于克服已有技术存在的不足，提供一种 S0C忍片频率测试方法，结合快速傅里叶变换FFT处理方法、汉宁窗处理方法与插值算法 的频率分析方法来完成S0C忍片时钟系统不同频率的测试，提高了插值算法的计算精度， 该方法具有测试时间短，测试精度高的特点，可W有效提升测试效率。
[0006] 为达到上述发明创造目的，采用下述技术方案： 一种S0C忍片频率测试方法，使用ATE测试忍片时钟系统，包括W下步骤： a. SOC忍片通过测试端口传输信号到对应的信号通道，然后再传输到ATE中进行测 试，使每个测试信号对应一个信号通道，对测试结果信息进行比特化，得到测试数据； b. 使用高频参考测试信号去测试较低频率信号，启用ATE上HRAM的化eBitMode，将在 所述步骤a中得到的比特化的测试数据放入HRAM中存储； C.调用HRAM中存储的测试数据，对测试数据进行快速傅立叶变换FFT处理，然后对FFT处理后的数据进行汉宁窗处理，最后采用插值计算方法，最终得到S0C忍片频率。
[0007] 作为本发明优选的技术方案，在所述步骤C中，测试数据计算方法如下： 对于测试频率X(i):
(公式1) 在公式1中，f为频率，N为采样点总数。
[0008] 对此加上汉宁窗W(i):
(公式2) 对公式1做DFT(离散傅立叶变换）并加汉宁窗后结果如下（处理结果为G化)）：
同样
优选地，在采用插值计算方法时，首先判断
：大小，然后 选择如下计算公式计算SOC忍片频率：
本发明与现有技术相比较，具有如下显而易见的突出实质性特点和显著优点： 本发明基于ATE的结合FFT、汉宁窗与插值算法对SOC频率进行分析计算，通过加汉宁 窗，有利于插值运算并且筛选出FFT之后的多余信息，最后通过插值运算得到最终频率，并 且FFT计算明显耗时短，插值运算明显提升测试精度，最终提升测试效率。
【附图说明】
[0010] 图1是本发明优选实施例的忍片测试通道示意图。
[0011] 图2是本发明优选实施例的测试信号量化示意图。
[001引图3是本发明优选实施例对测试数据进行FFT处理之后的数据。
[0013] 图4是本发明优选实施例对FFT处理后的数据汉宁窗处理后的数据。
[0014] 图5是本发明优选实施例采用插值计算方法计算S0C忍片频率的原理示意图。
【具体实施方式】
[0015] 本发明的优选实施例详述如下： 在本实施例中，参见图1~图5, 一种S0C忍片频率测试方法，使用ATE测试忍片时钟系 统，包括W下步骤： a. 图1为忍片测试通道示意图，S0C忍片通过测试端口传输信号到对应的信号通道， 然后再传输到ATE中进行测试，使每个测试信号对应一个信号通道，对测试结果信息进行 比特化，得到测试数据； b. 由于HRAM是12bit位，而测试数据是1或0数据，如图2所示，本实施例使用高频 参考测试信号去测试较低频率信号，启用ATE上HRAM的化eBitMode，将在所述步骤a中得 到的比特化的测试数据放入HRAM中存储； C.调用HRAM中存储的测试数据，对测试数据进行快速傅立叶变换FFT处理，然后对FFT处理后的数据进行汉宁窗处理，最后采用插值计算方法，最终得到S0C忍片频率。
[0016] 本实施例对测试数据进行快速傅立叶变换FFT处理，并加上汉宁窗W减少误差并 且更容易进行插值运算。通过加汉宁窗，有利于插值运算并且筛选出FFT之后的多余信息， 最后通过插值运算得到最终频率。并且FFT算明显耗时短，明显减少测试时间。而通过插 值运算明显提升测试精度，最终提升测试效率。
[0017] 在本实施例中，在所述步骤C中，测试数据计算方法如下： 对于测试频率X(i):
(公式1) 对此加上汉宁窗W(i):
(公式2) 对公式1做DFT(离散傅立叶变换）并加汉宁窗后结果如下（处理结果为G化)）：
(公式3) 图3是对测试结果快速傅立叶变换FFT处理后数据，可W看出测试结果不清晰明了，因 此需要加窗函数处理图形，图4为汉宁窗处理后数据，可W看出加窗后主瓣变宽，其他部分 相对高度降低，主瓣更集中，并且第一、二、=大谱线区分更明显，使后续插值运算更容易且 不易出错。
[0018] 由于
此时可W分析误差，对于公式10,如果N越大，误差越小，可w分析如果N=32,误差小于 1%。运样计算得出最终频率。而对于如果分析餐C%自乎;掠譲纖義则可W得出：
分析此时r越大順小，因此判断
大小，从而选择 不同计算公式，示意图如图5所示。
[0019] 本算法优势在于通过加汉宁窗，有利于插值运算并且筛选出FFT之后的多余信 息，最后通过插值运算得到最终频率。并且FFT算明显耗时短，此处原因为如果采用ATE自 带化equencyCounter计算，需要采集几十个周期来计算，此时只需采取5到6个周期即可 得到精度较高的测试结果，因此明显减少测试时间。而通过插值运算明显提升测试精度，运 也在发明中有所描述，最终提升测试效率。
[0020] 上面结合附图对本发明实施例进行了说明，但本发明不限于上述实施例，还可W根 据本发明的发明创造的目的做出多种变化，凡依据本发明技术方案的精神实质和原理下做 的改变、修饰、替代、组合或简化，均应为等效的置换方式，只要符合本发明的发明目的，只要 不背离本发明S0C忍片频率测试方法的技术原理和发明构思，都属于本发明的保护范围。
【主权项】
1. 一种SOC芯片频率测试方法，使用ATE测试芯片时钟系统，其特征在于，步骤如下： a. SOC芯片通过测试端口传输信号到对应的信号通道，然后再传输到ATE中进行测 试，使每个测试信号对应一个信号通道，对测试结果信息进行比特化，得到测试数据； b. 启用ATE上HRAM的OneBitMode，将在所述步骤a中得到的比特化的测试数据放入 HRAM中存储； c. 调用HRAM中存储的测试数据，对测试数据进行快速傅立叶变换FFT处理，然后对 FFT处理后的数据进行汉宁窗处理，最后采用插值计算方法，最终得到SOC芯片频率。2. 根据权利要求1所述SOC芯片频率测试方法，其特征在于：在所述步骤c中，采用插 值计算方法时，首先判断大小，然后选择如下计算公式 计算SOC芯片频率：在上述公式中，G为对频率傅立叶变换后结果，f为SOC芯片频率，k_为频率粗略估计 值，>
【专利摘要】本发明公开了一种SOC芯片频率测试方法，使用ATE测试芯片时钟系统，芯片通过测试端口传输信号到信号通道，然后再传输到ATE中进行测试。这样每个测试信号对应一个信号通道。对测试结果比特化，得到测试数据。启用ATE上HRAM的OneBitMode，将比特化数据放入HRAM中。对测试数据进行快速傅立叶变换FFT处理，并加上汉宁窗以减少误差并且更容易进行插值运算。本算法优势在于通过加汉宁窗，有利于插值运算并且筛选出FFT之后的多余信息，最后通过插值运算得到最终频率。并且FFT算明显耗时短，明显减少测试时间。而通过插值运算明显提升测试精度，最终提升测试效率。
【IPC分类】G01R23/02
【公开号】CN105182067
【申请号】CN201510638196
【发明人】李冬梅, 王刚, 黄凯翔, 张方方, 李 杰
【申请人】上海大学
【公开日】2015年12月23日
【申请日】2015年9月30日