使用独立可控电压岛进行测试的制作方法

专利名称：使用独立可控电压岛进行测试的制作方法
技术领域：
本发明一般涉及集成电路。更具体地说，本发明涉及一种电压岛体系结构，其中每个电压岛的电源电压都可以在基于扫描的测试期间被单独接通/断开或调整。
背景技术：
电压岛通常被设计在集成电路芯片中并在其上实现，以便通过改变到单个电压岛的供电电压来允许减小有效功率和备用功率。电压岛还被实现为通过电源隔离来减小噪声。电压岛概念可以通过允许设计者构建例如在一个芯片间改变其电压的处理器来充分地减小功耗。具体地说，可以构建单个片上系统处理器以便在芯片的一个或多个区域(如处理器核心)中运行某一电压，而在该芯片的其他区域中运行不同的电压，并且断开到未使用的芯片区域的电压。
在目前的电压岛实现中，芯片的所有电压岛都在测试期间被供电。例如，一种涉及测量VDD电源中的静态(Q)电流(IDD)的测试(此后称为“IDDQ”)。该测试通过测量芯片的维持电流来执行。IDDQ测试依赖于芯片中的某些缺陷会引起额外的维持电流这一事实。通过将被测器件(DUT)的IDDQ值与通过/故障值进行比较，可以做出关于DUT是否有缺陷的判定。使用来自单个晶片/一批晶片的统计数值或使用其他已知方法，可以确定通过/故障值。
已证明IDDQ测试可有效筛选一类可靠性问题。但是，IDDQ测试的有效性随着维持电流级别的增大而减小。例如，如果IDDQ测试能够发现在具有1毫安维持电流的芯片上引起维持电流增加10％的缺陷，则产生0.1毫安额外维持电流的缺陷仍可以被检测到。但是，在产生1安培维持电流的芯片上，缺陷必须产生100毫安的维持电流才能被检测到。因此，在产生1安培维持电流的芯片上，将不会检测到产生0.1毫安维持电流的缺陷并可能潜在地导致可靠性问题。因此，需要一种方法/装置以便通过限制维持电流来提高IDDQ测试的有效性。
随着维持电流增加，芯片老化测试也变得更加困难。在老化过程中，DUT经受高电源电压(即，高VDD)和高温以便引发早期寿命/边缘故障。这些条件甚至比在IDDQ测量条件更多地增加维持电流，这依次在向DUT提供所需的电流以及维持DUT上和老化炉中正确的老化温度方面产生问题。因此，需要在老化运行期间减小维持电流。
IDDQ测试只是通常在集成电路芯片上执行的许多不同类型的基于扫描的测试中的一种测试。几种基于扫描的测试(包括上述老化测试)涉及观察芯片在高于或低于该芯片的标称运行电源电压的电压水平下的运行。但是，无论在包含电压岛的芯片上执行的基于扫描的测试的类型为何，所述测试必须使用“全部或全不”方法来执行。即，所有电压岛在测试期间都必须被供电并被保持在相同电压水平。各电压岛在测试期间并不是相互独立的，这样，电压岛在测试期间不能被单独接通/断开或调整，从而限制芯片和子芯片测试过程的效率。因此，需要一种电压岛体系结构，其中电压岛的电源电压在基于扫描的测试期间可以被单独接通/断开或调整。
参考图1，图1示出了相关领域的集成电路芯片10，其包括第一电压分区(如，第一电压岛12)和第二电压分区(如，第二电压岛14)。尽管集成电路芯片10中仅示出了两个电压岛12、14，但是本领域的技术人员应该理解，典型的集成电路芯片可以包括两个以上的电压岛。
电压岛12由电源电压VDDI1供电并通过第一岛电压控制器16与VDDI1相连。类似地，电压岛14由电源电压VDDI2供电并通过第二岛电压控制器18与VDDI2相连。第一和第二岛电压控制器16、18分别控制提供给第一和第二电压岛12、14的电源电压。
集成电路芯片10包括扫描输入(SI)管脚20和扫描输出(SO)管脚22。包括N个串联的锁存器的扫描链24被连接在扫描输入管脚20与扫描输出管脚22之间。图1示出了扫描链24的一部分，其在下文称为“部分扫描链26”。应当理解，尽管扫描链24在图1中被示为仅包括三个锁存器28、30和32(即，N＝3)，但是典型的扫描链可以包括差不多数百万个串联并全面分布在集成电路芯片10的电压岛12、14以及其他组件处的锁存器。进而，集成电路芯片10可以利用多个附加的扫描链，每个扫描链都包含扫描输入和扫描输出以及多个诸如锁存器之类的可扫描存储元件。
如本领域中公知的，扫描链用于将测试模式输入集成电路芯片和从集成电路芯片输出测试数据。具体地说，包含一串1和0的测试模式被施加到芯片的扫描输入管脚并被串行地扫描到扫描链的锁存器中。然后，执行预定数目的时钟周期并在锁存器中捕获测试数据。然后，该测试数据被串行地扫描出锁存器，到达芯片的扫描输出管脚。此类扫描链的使用最大程度上减少了测试所需的管脚数。
部分扫描链26同时通过第一电压岛12和第二电压岛14。部分扫描链26的锁存器28位于第一电压岛12内，并且由与第一电压岛12相同的电压(即，由第一岛控制器16提供的电压(岛1 VDD))来供电。类似地，锁存器30位于第二电压岛14内，并且由与第二电压岛14相同的电压(即，由第二岛控制器18提供的电压(岛2 VDD))来供电。因此，如果断开到任一电压岛12、14的电源，分别对应的锁存器28、30将不再工作，从而不仅断开了部分扫描链26，而且还断开了扫描链24，并且阻止了集成电路芯片10的基于扫描链的测试。因此，相关领域的扫描链体系结构要求集成电路芯片10的所有电压岛12、14在测试期间保持被供电(即，“接通”)。因此，在测试期间不可能单独控制每个电压岛12、14。这限制了可在集成电路芯片10上执行的测试的类型，并且降低了这些测试的效率。

发明内容
本发明提供了一种电压岛体系结构，其中电压岛的电源电压在测试期间可以被单独接通/断开或调整。尽管根据电压岛进行了以下描述，但本领域的技术人员应该理解，本发明的体系结构可用于改进利用诸如头部晶体管(header transistors)之类的其他类型电压分区技术的集成电路的测试。在此程度上，本发明可以被更一般地描述为一种电压分区体系结构，其中电压分区的电源电压在测试期间可以被单独接通/断开或调整。
本发明的第一方面提供了一种集成电路芯片，所述芯片包括多个电压分区，每个所述电压分区由分区电源电压来供电；以及测试电路，所述测试电路与所述电压分区相连，并且由在测试期间始终接通的总体电源电压来供电；其中每个分区电源电压都可以在测试期间被单独控制。
本发明的第二方面提供了一种用于测试包括电压分区的集成电路芯片的方法，所述方法包括在测试期间单独控制每个电压分区的电源电压，其中每个分区都可以在测试期间被接通/断开或调整；以及使用测试电路来测试至少一个所述电压分区，其中所述测试电路由在测试期间始终接通的总体电源电压来供电。
本发明的第三方面提供了一种用于测试包括电压分区的集成电路芯片的方法，所述方法包括断开所述芯片上某些所述电压分区的电源；以及在仍然被供电的所述电压分区上执行基于扫描链的IDDQ测试。
本发明的第四方面提供了一种用于测试包括电压分区的集成电路芯片的方法，所述方法包括断开所述芯片上某些所述电压分区的电源；以及在仍然被供电的所述电压分区上执行基于扫描链的电压老化测试。
本发明的各示例方面旨在解决此处描述的问题，并且没有讨论本领域的技术人员所能发现的其他问题。


从以下结合附图对本发明的各个方面进行的详细说明，可以更容易地理解本发明的这些以及其他特征。这些附图是图1示出了根据相关领域的包括电压岛体系结构的集成电路芯片；图2示出了根据本发明的包括电压岛体系结构的集成电路芯片。
应当注意，这些附图只是示意性表示，并非旨在描绘本发明的特定参数。这些附图旨在仅描述本发明的典型方面，因此不应被看作限制本发明的范围。在这些附图中，相同的标号代表相同的元件。
具体实施例方式
本发明通过提供一种电压岛体系结构(其中所述电压岛的电源电压在基于扫描的测试期间可以被单独接通/断开或调整)解决了上述以及其他问题。
图2示出了根据本发明的集成电路芯片100。集成电路芯片100包括第一电压分区(即，第一电压岛102)和第二电压分区(即，第二电压岛104)。再次地，尽管集成电路芯片100中仅示出了两个电压岛102、104，但是本领域的技术人员应该理解，典型的集成电路芯片可以包括两个以上的电压岛。
电压岛102由电源电压VDDI1供电并通过第一岛电压控制器106与VDDI1相连。类似地，电压岛104由电源电压VDDI2供电并通过第二岛电压控制器108与VDDI2相连。第一和第二岛电压控制器106、108单独调节提供给第一和第二电压岛102、104的电压(即，岛1 VDD，岛2 VDD)。根据本发明，提供给第一和第二电压岛102、104的电压在测试期间能够被单独接通/断开或在较宽的电压范围上被调节。这赋予了测试工程师等这样的能力从测试中有选择地“隔离”一个或多个电压岛(例如，第一电压岛102、第三电压岛(未示出)等)的电路，同时维持集成电路芯片100中的其他电压岛(例如，第二电压岛104)的可测性。应当注意，诸如超大型电压岛之类的某些电压岛具有一个以上的岛电压控制器。
通过第一和第二岛电压控制器106、108分别提供给第一和第二电压岛102、104的电压可以用多种不同方式来单独控制。例如，可以由通过扫描链提供给第一和第二岛电压控制器106、108的(多个)控制信号来控制电压，或者通过诸如电压调节器之类的其他片上电路来控制电压。经由集成电路芯片100上的(多个)外部管脚，控制信号也可以由片外源(如芯片测试器)直接提供给第一和第二岛电压控制器106、108。可替代地，到第一和第二电压岛102、104的电压在测试期间可以经由来自外部源(如芯片测试器)的(多个)外部供电管脚直接提供给电压岛102、104，而不使用第一和第二岛电压控制器106、108。对于使用高Vt头部晶体管来形成的电压分区，可以单独控制(例如，减弱或增强)提供给头部晶体管栅极的电压，以便调整提供给电压分区的电压。这可以使用一种或多种上述技术，或使用其他已知的片上/片外电压控制系统来完成。
集成电路芯片100包括扫描输入(SI)管脚110和扫描输出(SO)管脚112。包括N个串联的锁存器的扫描链114被连接在扫描输入管脚110与扫描输出管脚112之间。图2示出了扫描链114的一部分，其在下文被称为“部分扫描链116”。部分扫描链116包括多个锁存器118A-J。应当理解，尽管扫描链114在图2中被示为仅包括10个锁存器118A-J(即，N＝10)，但是根据本发明的典型扫描链可以包括差不多数百万个串联并全面分布在集成电路芯片100的电压岛102、104以及其他组件处的锁存器。因此，第一和第二岛控制器106、108以及第一和第二电压岛102、104可以从比图2所示的那些锁存器更多的锁存器接收信号和向其输出信号。还应该注意，本发明可以采用多于一个的部分扫描链116。进而，集成电路芯片100可以利用多个附加的扫描链，每个扫描链都包含扫描输入和扫描输出以及多个诸如锁存器之类的可扫描存储元件。
每个锁存器118A-J都完全由在所有测试过程期间始终接通的总体电源电压Vg来供电。总体电源电压Vg可以在芯片上提供，或者使用外部源(如芯片测试器)通过集成电路芯片100的(多个)外部管脚来提供。Vg电压域(或岛)独立于由第一和第二岛电压控制器106、108提供给第一和第二电压岛102、104的电压。这样，即使关闭电压岛102、104中的一个的电源或同时关闭两者的电源，所有锁存器118A-J在测试期间仍将工作，从而防止了部分扫描链116和扫描链114在测试期间被断开。因此，与相关领域的集成电路芯片10的电压岛12、14不同，本发明的集成电路芯片100的电压岛102、104现在可以在测试期间被单独接通/断开或调整。如下所述，本发明极大地增加了可以在集成电路芯片100上执行的测试的多样性，并提高了这些测试的效率。应当注意，总体电源电压Vg可用于给电压岛102、104之外的集成电路芯片100上的所有电路(测试或其他方面)供电。这允许测试“总体”电路(即，电压岛102、104之外的电路)，而无需接通某些或全部电压岛的电源。
当断开一个电压岛(例如，电压岛102)以便允许单独测试另一个电压岛(例如，电压岛104)时，必须防止已被无效的电压岛的输出端未接地和将未知状态传送到DUT(例如，集成电路芯片100)中。这可以通过将本领域中公知类型的保护电路120置于每个电压岛102、104的每一输出端处来实现。以这种方式，当一个电压岛在例如测试期间被断开时，可以从该电压岛的输出获得一个已知状态。根据本发明，与锁存器118A-J相同，由总体电压Vg来给保护电路120供电。为了避免类似的与时钟有关的问题，如果电压岛断开，则时钟信号必须在该电压岛边界处停止。
使用本发明的电压岛体系结构可以执行许多不同类型的测试。尽管许多这些测试已经在相关领域的集成电路上执行(其中所有电压岛都必须被接通以便进行测试)，但是当使用本发明的电压岛体系结构时，这类测试的效率被极大地提高(例如，增强的缺陷检测，更佳的测试分辨率等)。此外，由于本发明的单独控制施加到单个电压岛的电源电压的能力，现在可以执行大量新的测试。应当注意，整体电压Vg在测试期间始终保持接通以便维持向测试电路供电。下面根据图2所示的集成电路芯片100描述了大量测试实例。
IDDQ测试IDDQ测试涉及测量VDD电源中的静态电流，并通过测量芯片的维持电流来执行。使用本发明，现在可以执行逐岛的IDDQ测试。具体地说，逐岛的IDDQ测试涉及有选择地对集成电路芯片中的某个电压岛(例如，电压岛102)供电，同时断开芯片中所有其他电压岛(例如，电压岛104)的电源。这降低了集成电路芯片中的维持电流的水平，使得产生较低维持电流的“较小”缺陷可以更容易地被检测到。一般地说，本发明允许通过有选择地对集成电路中的电压岛的子集(即，一个或多个电压岛)供电，同时断开芯片中任何剩余电压岛的电源来执行IDDQ测试。通过调整施加到已被有选择地供电的(多个)电压岛的电源电压，还可以在各种电压水平执行IDDQ测试。不同电源电压水平的使用可以使得电压相关的缺陷在IDDQ测试期间更容易地被检测到。通过例如岛电压控制器(例如，第一电压岛控制器106)或使用外部提供的电压源，可以调整岛电压水平。
除了提高的缺陷可检测性外，逐岛的IDDQ测试允许将集成电路芯片上的某一电压岛的IDDQ大小与同一芯片上的一个或多个其他电压岛的IDDQ大小进行比较。该测试提供了改进的处理角(process corner)信息，并因此提供了芯片的其他电压岛的预期IDDQ大小。
增量-IDDQ(delta-IDDQ)测试涉及比较集成电路芯片的各个状态下的维持电流值。该测试经常用来确定芯片的“品质”。通常，增量-IDDQ测试涉及通过扫描链将多个不同的测试模式施加到集成电路芯片，并测量每个测试模式下芯片的结果IDDQ。增量-IDDQ测试基于不同的测试模式发现芯片中的不同缺陷这样的假设，并且通过增大的维持电流使缺陷变得可见。然后，根据每个测试模式之间IDDQ水平的不同来确定芯片的“品质”。
在相关的领域中，集成电路芯片中的所有电压岛都必须被供电以便允许增量-IDDQ测试，这导致较高背景水平的维持电流。如上所述，较高的维持电流阻止了产生较低维持电流的缺陷被检测到。但是使用本发明，现在可以执行逐岛的增量-IDDQ测试。具体地说，逐岛的增量-IDDQ测试涉及有选择地对集成电路芯片中的某一电压岛(例如，电压岛102)供电，同时断开芯片中所有其他电压岛(例如，电压岛104)的电源。然后，多种测试模式可以被施加到集成电路芯片，并且为每个测试模式测量芯片的结果IDDQ。这减小了测试期间集成电路芯片中的维持电流的水平，使得被供电的电压岛中产生较低维持电流的缺陷可以更容易地被检测到。一般地说，本发明允许通过有选择地对集成电路中的电压岛的子集(即，一个或多个电压岛)供电，同时断开芯片中任何剩余电压岛的电源来执行增量-IDDQ测试。通过调整施加到已被有选择地供电的(多个)电压岛的电源电压，还可以在各种电压水平执行增量-IDDQ测试。
电压老化测试在电压老化测试期间，集成电路芯片在正常工作条件之外的电压和温度下运行。随着温度和电压的增加，由芯片消耗的功率呈指数增加。在某一点，如果提供了足够的功率，就会损坏老化测试设备和芯片的封装。
通过允许在逐岛的基础上执行老化测试，本发明降低了老化功率要求。例如，这可以通过对集成电路芯片中的某一电压岛(例如，电压岛102)供电，同时断开芯片中所有其他电压岛(例如，电压岛104)的电源，并且在已供电的电压岛上执行老化测试来实现。一旦在已供电的电压岛(例如，电压岛102)上完成了所述测试，该电压岛就可以被断开，另一个电压岛(例如，电压岛104)可以被接通，并且可以在当前被供电的电压岛上重复老化测试。此过程可以一直重复，直到芯片上的所有电压岛都已被测试。一般地说，本发明允许通过有选择地对集成电路中的电压岛的一个子集(即，一个或多个电压岛)供电，同时断开芯片中所有剩余电压岛的电源来执行老化测试。
可变电压测试根据本发明，集成电路芯片上的每个电压岛的电源电压都可以在测试期间被单独接通/断开或调整。这允许测试工程师可以在集成电路芯片上执行较广范围的电压测试。可在集成电路芯片上执行的电压测试类型的实例在下面进行了描述。一般地说，单独控制到每个电压岛的电源电压使得如果使用相同电源电压通常将不会被检测出的缺陷可以被检测到。
集成电路芯片通常在高于或低于标称电源电压的情况下被测试。例如，超低电压(VLV)测试被用来测试在远低于标称电源电压(例如，两倍Vt)下的集成电路芯片。“最小VDD”测试也类似，但寻求找到集成电路芯片可以正确运行的最低电源电压。类似地，通过将高于标称电源电压的电压施加到集成电路芯片来执行电压加压测试，以便确定芯片是否可以容许更高的电源电压而不损坏或出现故障。通过允许单独控制到每个电压岛(分区)的电源电压，本发明提高了这些以及其他测试的效率/分辨率。
根据相关领域，通过同时将同一降低的电源电压施加到集成电路芯片的每个电压岛来执行低电压测试。但是在本发明中，供给每个电压岛的电源电压现在都能够被单独控制。例如，已知不能在特定低电源电压处工作的集成电路芯片的电压岛现在可以在测试期间被保持在较高的电源电压水平，而其他电压岛在降低的电源电压水平下运行。芯片中的其他电源电压敏感的电路也可以在低电压测试期间被保持在较高的电源电压水平。此外，与其他电压岛相比，某些电压岛可以在更低的电源电压下运行。在此程度上，通过允许单个电压岛在其自己的最低运行电源电压下被测试，可以最优化测试效率。
通常，通过同时将同一增大的电源电压施加到集成电路芯片的每个电压岛来执行电压加压测试。但是根据本发明，不同的电源电压可以被有选择地施加到不同的电压岛。例如，可以增大集成电路芯片中的某一电压岛(例如，电压岛102)的电源电压，而芯片中的其余电压岛(例如，电压岛104)的电源电压被保持在标称值、减小的值或被完全断开。这对于在电压加压测试期间降低集成电路芯片的功率要求和温度都是有用的。应当注意，本发明可用于将第一类测试(例如，电压加压测试)应用到集成电路芯片中的一个电压岛，而在芯片中的另一个电压岛上执行第二类测试(例如，低电压测试)。许多其他情况也是可能的。
在一些实例中，可能希望对集成电路芯片中的不同电压岛施加不同时间长度的不同电源电压。例如，与包含稀少标准单元逻辑的相同芯片面积的电压岛相比，包含密集定制逻辑的电压岛可能需要被施加不同时间长度的不同电源电压。类似地，与具有较小芯片面积的电压岛相比，具有较大芯片面积的电压岛可能需要被施加不同的电源电压。
本发明所提供的单独控制电压岛允许集成电路芯片在增量极端工作电压(delta-extreme-operating-voltage)测试中被用作其自己的参考。具体地说，集成电路芯片工作所需的最小电源电压由诸如等效沟道长度(Leff)、导线电阻率以及Vt之类的制造参数来确定。由于希望芯片被相对一致的处理，因此将一个电压岛工作的最小电源电压与另一个电压岛工作的最小电源电压进行比较可以提供改进的低电源电压测试分辨率。这同样适用于最大工作电源电压。
集成电路芯片可以包括许多跨电压岛/分区的逻辑路径。长逻辑路径会隐藏短逻辑路径中的AC缺陷的事实通常会妨碍对此类集成电路芯片进行延迟测试。通过在每个电压岛上应用电源电压的不同组合，本发明可用于改变关键逻辑路径的长度(例如，延长标称短逻辑路径和缩短标称长逻辑路径)。这增强了AC缺陷检测而无需额外的测试模式。例如，定时测试可以被反复应用到使用不同电源电压的集成电路芯片。每次测试重复的结果可以与已知的“良好”响应进行比较，或者一次定时测试的结果可以与另一次定时测试的结果进行比较。在“良好的”芯片上(并且假设定时被正确地设置)，对于电源电压的所有组合，相同的定时测试应该产生相同的逻辑结果。在“不良的”芯片上，缺陷可能“时有时无”。以这种方式将芯片用作其自己的参考缓解了对已存储的预期结果的需要。
如以上根据图2的描述，当电压岛被无效时，本领域中公知类型的保护电路120被置于每个电压岛(例如，电压岛102、104)的输出端处，以便防止输出端未接地和将未知状态传送到DUT(例如，集成电路芯片100)中。为了允许电压岛在不同电压下工作，本领域中公知类型的电平转换器电路被置于电压岛的所有输入端/输出端处。可替代地，可以使用电压岛之间的差动信号装置。因此，当电压岛被接通和断开时使用保护电路，当电压岛在不同电压下工作时使用电平转换器电路，并且当电压岛被接通/断开并在不同电压下工作时，使用保护电路和电平转换器电路的组合。
本发明单独调整集成电路芯片中每个电压岛的电源电压(以及相应的阈值电压)的能力还可以用来检测电压阈值相关的缺陷。例如，响应于不同的阈值电压，受缺陷影响的节点中的逻辑状态可以从正确(通过)转为不正确(失败)，并且反之亦然。逻辑状态的这种改变可用于增量式电压测试(其中芯片被用作其自己的参考)或用于诊断。它还可以被用来只是提高测试质量(例如，间接的缺陷覆盖)而无需新的测试模式。
出于示例和说明目的给出了对本发明各方面的上述描述。所述描述并非旨在是穷举的或将本发明限于所公开的精确形式，并且显而易见的是，许多修改和变化都是可能的。例如，本发明可以应用于在功能上无需电压岛，但利用电压岛进行测试的集成电路芯片(在功能模式中，电压岛和测试体系结构将是透明的，并且芯片将完全在单一电压下运行)。此类对于本领域的技术人员显而易见的修改和变化旨在被包括在由所附权利要求限定的本发明的范围之内。
工业实用性本发明可用于集成电路测试，更具体地说，可用于电压分区的基于扫描的测试，其中每个电压分区的电源电压都可以在测试期间被单独接通/断开或调整。
权利要求
1.一种集成电路芯片(100)，包括多个电压分区(102，104)，每个电压分区都由分区电源电压(VDDI1，VDDI2)供电；以及测试电路(116)，所述测试电路与所述电压分区相连并由在测试期间始终接通的总体电源电压(Vg)供电；其中每个分区电源电压都可以在测试期间被单独控制。
2根据权利要求1的集成电路芯片，其中每个分区电源电压都可以在测试期间被单独接通/断开或调整。
3.根据权利要求1的集成电路芯片，其中所述电压分区包括电压岛。
4.根据权利要求1的集成电路芯片，其中所述测试电路包括扫描链(116)。
5.根据权利要求1的集成电路芯片，其中所述总体电源电压独立于所述分区电源电压。
6.根据权利要求1的集成电路芯片，进一步包括多个电压控制器(106，108)，其中每个电压控制器调节一个特定的分区电源电压。
7.根据权利要求6的集成电路芯片，其中所述测试电路包括扫描链(116)，并且其中用于调节所述分区电源电压的信号可以经由所述扫描链被应用到所述电压控制器。
8.根据权利要求6的集成电路芯片，其中用于调节所述分区电源电压的信号可以通过所述集成电路芯片外部的源被应用到所述电压控制器。
9.根据权利要求1的集成电路芯片，其中所述分区电源电压可以由所述集成电路芯片外部的源来调节。
10.根据权利要求1的集成电路芯片，其中所述测试电路可以用来测试所述电压分区的一个子集，同时所有其他电压分区都被断开电源。
11.根据权利要求1的集成电路芯片，其中所述测试电路可以用来有选择地在每个电压分区上执行IDDQ相关或电压相关的测试。
12.根据权利要求1的集成电路芯片，进一步包括置于每个电压分区的所有输出端处的保护电路(120)。
13.根据权利要求12的集成电路芯片，其中所述保护电路由所述总体电源电压供电。
14.一种用于测试包括电压分区(102，104)的集成电路芯片(100)的方法，所述方法包括在测试期间单独控制每个电压分区的电源电压(VDDI1，VDDI2)，其中每个分区都可以在测试期间被接通/断开或调整；以及使用测试电路(116)来测试至少一个所述电压分区，其中所述测试电路由在测试期间始终接通的总体电源电压(Vg)来供电。
15.根据权利要求14的方法，其中所述电压分区包括电压岛。
16.根据权利要求14的方法，其中所述测试电路包括扫描链。
17.根据权利要求14的方法，其中所述总体电源电压独立于所述分区电源电压。
18.根据权利要求14的方法，进一步包括使用扫描链(116)有选择地在每个电压分区上执行IDDQ相关或电压相关的测试。
19.一种用于测试包括电压分区(102，104)的集成电路芯片(100)的方法，所述方法包括断开(106，108)所述芯片上某些所述电压分区的电源；以及在仍然被供电的所述电压分区上执行基于扫描链的IDDQ测试(116)。
20.一种用于测试包括电压分区(102，104)的集成电路芯片(100)的方法，所述方法包括断开(106，108)所述芯片上某些所述电压分区的电源；以及在仍然被供电的所述电压分区上执行基于扫描链的电压老化测试(116)。
全文摘要
一种电压岛体系结构，其中每个电压岛的电源电压都可以在基于扫描的测试期间被单独接通/断开或调整。所述体系结构包括多个电压岛(102、104)，每个电压岛都由各自的岛电源电压(VDDI 1、VDDI 2)供电；以及测试电路(116)，其与所述电压岛相连并由在测试期间始终接通的总体电源电压(Vg)供电，其中每个岛电源电压都可以在测试期间被单独控制(106、108)。
文档编号H02J9/00GK1714489SQ03825659
公开日2005年12月28日 申请日期2003年2月20日 优先权日2003年2月20日
发明者A·加蒂克, P·奈伊, L·帕斯泰尔, J·范霍恩, P·S·祖霍斯基, S·F·奥克兰 申请人:国际商业机器公司