组合栅极基准电压源及其使用方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及基准电压源及其使用方法。
【背景技术】
[0002]基准电压源是用于为电路提供基准电压信号的电路。该电路在操作期间以比较方式使用基准电压信号。例如，在电压调节器应用中，将反馈信号与基准电压进行比较，以产生与基准电压源的缩放值相对应的经过调节的输出电压。
[0003]在一些方法中，使用双极结型晶体管(BJT)形成基准电压源，从而形成带隙基准源以提供基准电压信号。在PNP BJT中，衬底用作BJT的集电极，致使BJT对衬底中的多数载流子噪音敏感。在NPN BJT中，集电极形成为P型衬底中的η阱，且集电极易于从衬底获取少数载流子噪音。NPN BJT和PNP BJT都不允许与衬底噪音完全隔离。
[0004]在一些方法中，互补金属氧化物半导体(CMOS)器件用于形成基准电压源。在一些情况下，以三阱流程制造CMOS器件，使得每个CMOS器件都与主衬底反向结隔离。在一些方法中，CMOS器件包括多晶硅栅极部件，使用与CMOS器件的衬底中的掺杂剂相反的掺杂剂类型来掺杂该多晶硅栅极部件。
【发明内容】
[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种基准电压源，包括:组合栅极晶体管，配置为接收第一电流；第一晶体管，配置为接收第二电流，所述第一晶体管具有第一泄漏电流，其中，所述第一晶体管以Vgs差分布置的方式与所述组合栅极晶体管连接；输出节点，配置为输出基准电压，所述输出节点连接至所述第一晶体管；以及第二晶体管，连接至所述输出节点，所述第二晶体管具有第二泄漏电流，其中，所述第一泄漏电流基本上等于所述第二泄漏电流。
[0006]在该基准电压源中，所述组合栅极晶体管的尺寸小于所述第一晶体管的尺寸。
[0007]在该基准电压源中，所述第一晶体管的尺寸是晶体管单位尺寸的第一整数倍，且所述组合栅极晶体管的尺寸是所述晶体管单位尺寸的第二整数倍。
[0008]在该基准电压源中，所述第一电流大于所述第二电流。
[0009]在该基准电压源中，所述组合栅极晶体管是η型金属氧化物半导体(NMOS)晶体管，所述第一晶体管是NMOS晶体管且所述第二晶体管是NMOS晶体管。
[0010]该基准电压源还包括:第一电流镜区，配置为接收偏置电流且产生所述第一电流；以及第二电流镜区，配置为接收所述第一电流且产生所述第二电流。
[0011 ] 该基准电压源还包括偏置电流发生器，所述偏置电流发生器配置为接收工作电压且产生所述偏置电流。
[0012]该基准电压源还包括电压固定区，所述电压固定区配置为保持所述第一泄漏电流基本上等于所述第二泄漏电流。
[0013]根据本发明的另一方面，提供了一种基准电压源，包括:第一电流镜区，配置为接收偏置电流且产生第一电流和镜像电流；第二电流镜区，配置为接收所述镜像电流且产生第二电流；组合栅极晶体管，配置为接收所述第一电流；第一晶体管，配置为接收所述第二电流，所述第一晶体管的栅极连接至所述组合栅极晶体管，其中，所述第一晶体管具有第一泄漏电流；输出节点，配置为输出基准电压，所述输出节点连接至所述第一晶体管；以及第二晶体管，连接到所述输出节点，所述第二晶体管具有第二泄漏电流，其中，所述第一泄漏电流基本上等于所述第二泄漏电流。
[0014]该基准电压源还包括电压固定区，所述电压固定区配置为接收所述第一电流和所述第二电流，且保持所述第一泄漏电流基本上等于所述第二泄漏电流。
[0015]在该基准电压源中，所述电压固定区包括配置为接收所述第一电流的第一源极跟随器以及配置为接收所述第二电流的第二源极跟随器。
[0016]在该基准电压源中，所述第一源极跟随器的栅极连接至所述组合栅极晶体管，所述第二源极跟随器的栅极连接至所述第一源极跟随器的源极端，且所述第二源极跟随器的源极端连接至所述第一晶体管。
[0017]该基准电压源还包括偏置电流发生器区，所述偏置电流发生器区配置为接收工作电压且产生所述偏置电流。
[0018]在该基准电压源中，所述第一电流镜区配置为沿着第一导线接收所述偏置电流，所述第二电流镜配置为沿着与所述第一导线分隔开的第二导线接收镜像电流，且所述组合栅极晶体管配置为沿着与所述第一导线和所述第二导线分隔开的第三导线接收所述第一电流。
[0019]在该基准电压源中，所述第一电流镜区包括:第一镜像晶体管，配置为接收所述偏置电流；第一镜像电阻器，串联连接至所述第一镜像晶体管；第二镜像晶体管，配置为镜像所述偏置电流，且产生所述镜像电流；第二镜像电阻器，与所述第二镜像晶体管串联连接；第三镜像晶体管，配置为镜像所述偏置电流，且产生所述第一电流；第三镜像电阻器，与所述第三镜像晶体管串联连接；第四镜像晶体管，配置为镜像所述偏置电流，且保持所述第一泄漏电流基本上等于所述第二泄漏电流；以及第四镜像电阻器，与所述第四镜像晶体管串联连接。
[0020]在该基准电压源中，所述第二电流镜区包括:第五镜像晶体管，配置为接收所述镜像电流；第五镜像电阻器，与所述第五镜像晶体管串联连接；第六镜像晶体管，配置为镜像所述镜像电流且产生所述第二电流；以及第六镜像电阻器，与所述第六镜像晶体管串联连接。
[0021]在该基准电压源中，所述第五镜像晶体管的尺寸不同于所述第六镜像晶体管的尺寸。
[0022]在该基准电压源中，所述第一镜像晶体管的尺寸不同于所述第二镜像晶体管、所述第三镜像晶体管和所述第四镜像晶体管中每一个的尺寸。
[0023]根据本发明的又一方面，提供了一种使用基准电压源的方法，所述方法包括:产生偏置电流；镜像所述偏置电流以产生流经组合栅极晶体管的第一电流且产生镜像电流；镜像所述镜像电流以产生流经第一晶体管的第二电流，所述第一晶体管具有第一泄漏电流；使用第二晶体管补偿所述第一泄漏电流，所述第二晶体管具有基本上等于所述第一泄漏电流的第二泄漏电流；以及输出基准电压。
[0024]在该方法中，补偿所述第一泄漏电流包括基于所述第一电流和所述第二电流来固定由所述第一晶体管所接收的电压。
【附图说明】
[0025]在附图中通过实例的方式示出了一个或多个实施例，而不限制本发明，其中，贯穿全文，具有相同参考标号的元件代表相同的元件。应该强调的是，根据工业中的标准实践，各个部件未按比例绘出且仅用于说明的目的。事实上，为了清楚的讨论，附图中的各个部件的尺寸可以任意地增大或减小。
[0026]图1是根据一个或多个实施例的基准电压源的原理图；
[0027]图2是根据一个或多个实施例的组合栅极晶体管(flipped gate transistor)的截面图；
[0028]图3是根据一个或多个实施例的基准电压源的原理图；
[0029]图4是根据一个或多个实施例的电阻器布置的俯视图；以及
[0030]图5是根据一个或多个实施例使用基准电压源的方法的流程图。
【具体实施方式】
[0031]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。这些是实例，而不旨在限制本发明。
[0032]图1是根据一个或多个实施例的基准电压源100的原理图。基准电压源100包括位于工作电压VDD和负电源电压VSS之间的组合栅极晶体管Ml。第一电流源102配置为提供流经组合栅极晶体管Ml的第一电流II。晶体管M2连接在工作电压VDD和负电源电压VSS之间。晶体管M2以Vgs差分布置(subtractive arrangement)的方式连接至组合栅极晶体管Ml。由于晶体管M2和组合栅极晶体管Ml的栅极接收相同的电压，并且组合栅极晶体管的源极端连接至负电源电压VSS，从而产生了 Vgs差分布置。第二电流源104配置为提供流经晶体管M2的第二电流12。晶体管M3连接在晶体管M2和负电源电压VSS之间。晶体管M3的栅极、源极端和基体(bulk)中的每一个都连接至负电源电压VSS。用于输出基准电压Vref的输出节点位于晶体管M2和负电源电压VSS之间，且连接至晶体管M3的漏极端。
[0033]组合栅极晶体管Ml用于帮助产生不依赖于温度的基准电压Vref。组合栅极晶体管Ml包括反掺杂的栅电极。反掺杂是用与组合栅极晶体管Ml的衬底相同的掺杂剂类型对栅电极进行掺杂的工艺。例如，在传统的η型金属氧化物半导体(NMOS)中，衬底是P型掺杂的而栅电极是η型掺杂的。然而，在组合栅极NMOS中，栅电极的部分是P型掺杂的。
[0034]图2是根据一个或多个实施例的组合栅极晶体管200的截面图。组合栅极晶体管