时钟发生电路的重新配置的制作方法

技术特征：

1.一种用于在同步数字系统的时钟分配网络中重新配置时钟发生电路的方法，所述方法包括：

利用所述时钟发生电路生成第一时钟信号；

选择所述第一时钟信号作为所述同步数字系统的主时钟；

选择第二时钟信号作为所述主时钟，其中所述选择第二时钟信号包括使所述第二时钟信号代替所述第一时钟信号作为所述主时钟，而不造成所述同步数字系统中由时钟引起的错误；

在所述第二时钟信号充当所述主时钟的时间期间，重新配置所述时钟发生电路；及

在所述时钟发生电路已经稳定之后，选择所述第一时钟信号作为所述同步数字系统的主时钟，其中所述选择所述第一时钟信号包括使所述第一时钟信号代替所述第二时钟信号作为所述主时钟，而不造成所述同步数字系统中由时钟引起的错误；

其中所述同步数字系统被包括在芯片上；并且

其中所述第二时钟信号由独立于外部时钟信号的片上振荡器生成；

检测需要选择片上生成的时钟信号作为所述主时钟的条件；

响应于所述检测，选择所述第二时钟信号；

其中需要选择片上生成的时钟信号作为所述主时钟的条件包括指示可能篡改所述同步数字系统的信号；以及

在选择所述第二时钟信号作为所述主时钟之后，使用所述主时钟清除所述同步数字系统的状态信息。

2.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括：

给所述时钟发生电路断电以便把所述时钟发生电路放到关状态；及

给所述时钟发生电路通电以便把所述时钟发生电路返回到开状态。

3.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括：

从所述时钟发生电路除去时钟输入；及

把所述时钟输入放回到所述时钟发生电路。

4.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括改变所述时钟发生电路的目标频率。

5.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括改变所述时钟发生电路的至少一个设置，使得所述时钟发生电路以不同的速率耗散功率。

6.如权利要求1所述的方法，还包括：在所述重新配置所述时钟发生电路之后确定所述时钟发生电路已经稳定，其中所述在所述时钟发生电路已经稳定之后选择所述第一时钟信号作为所述同步数字系统的主时钟是至少部分地响应于所述确定而进行的。

7.如权利要求6所述的方法，其中所述时钟发生电路包括锁相环(PLL)，并且其中所述确定所述时钟发生电路已经稳定包括确定所述PLL已实现相位锁定。

8.如权利要求1所述的方法，还包括：在所述重新配置所述时钟发生电路之后等待预定时间，其中在所述时钟发生电路已经稳定之后选择所述第一时钟信号作为所述同步数字系统的主时钟进一步在所述等待所述预定时间之后进行。

9.一种同步数字系统，包括：

时钟发生电路，被配置为至少部分地基于所接收的外部时钟信号生成第一时钟信号，其中所述时钟发生电路还被配置为通过编程接收配置设置；

时钟信号选择器电路，被配置为在多个时钟信号之间通过编程选择以用作主时钟信号，而不会造成所述同步数字系统中由时钟引起的错误，其中所述多个时钟信号包括所述第一时钟信号和所述外部时钟信号；及

同步数字逻辑，被配置为利用所述主时钟信号操作，所述同步数字逻辑被配置为：

使所述时钟信号选择器电路选择所述第一时钟信号；

在所述选择所述第一时钟信号之后，使所述时钟信号选择器电路选择所述多个时钟信号当中除所述第一时钟信号之外的一个时钟信号；

在所述选择所述多个时钟信号当中除所述第一时钟信号之外的所述一个时钟信号之后，重新配置所述时钟发生电路；及

在所述重新配置所述时钟发生电路之后所述时钟发生电路已经稳定之后，使所述时钟信号选择器电路选择所述第一时钟信号，

其中所述同步数字系统被包括在芯片上，所述同步数字系统还包括片上时钟信号发生器，被配置为独立于所述外部时钟信号而生成第二时钟信号，其中所述多个时钟信号还包括所述第二时钟信号；

其中所述时钟信号选择器电路被配置为响应于需要选择片上生成的时钟信号作为所述主时钟的条件而选择所述第二时钟信号；

其中需要选择片上生成的时钟信号作为所述主时钟的条件包括指示可能篡改所述同步数字系统的信号；并且

其中所述同步数字系统还被配置为响应于选择所述第二时钟信号作为所述主时钟，使用所述主时钟清除所述同步数字系统的状态信息。

10.如权利要求9所述的同步数字系统，其中，在重新配置所述时钟发生电路时，所述同步数字逻辑被配置为：

给所述时钟发生电路断电以便把所述时钟发生电路放到关状态；及

给所述时钟发生电路通电以便把所述时钟发生电路返回到开状态。

11.如权利要求9所述的同步数字系统，其中，在重新配置所述时钟发生电路时，所述同步数字逻辑被配置为：

从所述时钟发生电路除去所述外部时钟信号；及

把所述外部时钟信号放回到所述时钟发生电路。

12.如权利要求9所述的同步数字系统，其中，在重新配置所述时钟发生电路时，所述同步数字逻辑被配置为改变所述时钟发生电路的目标频率。

13.如权利要求9所述的同步数字系统，其中，在重新配置所述时钟发生电路时，所述同步数字逻辑被配置为改变所述时钟发生电路的至少一个设置，使得所述时钟发生电路以不同的速率耗散功率。

14.如权利要求9所述的同步数字系统，其中所述同步数字逻辑被配置为：

在所述重新配置所述时钟发生电路之后确定所述时钟发生电路已经稳定，其中所述在所述时钟发生电路已经稳定之后使所述时钟信号选择器电路选择所述第一时钟信号是至少部分地响应于所述确定而进行的。

15.如权利要求14所述的同步数字系统，其中所述时钟发生电路包括锁相环(PLL)，并且其中在确定所述时钟发生电路已经稳定时，所述同步数字逻辑被配置为确定所述PLL已实现相位锁定。

16.如权利要求9所述的同步数字系统，其中所述同步数字逻辑被配置为在所述重新配置所述时钟发生电路之后等待预定时间，其中所述在所述时钟发生电路已经稳定之后使所述时钟信号选择器电路选择所述第一时钟信号进一步在等待所述预定时间之后进行。

17.如权利要求9所述的同步数字系统，其中所述片上时钟信号发生器包括环形振荡器。