半导体存储装置和系统启动方法
【技术领域】
[0001]本发明是有关于NAND型快闪存储器等的半导体存储器，且特别有关于具有在系统启动时传送数据的功能的半导体存储装置和系统启动方法。
【背景技术】
[0002]NAND型快闪存储器包括由多个存储器单元串联连接而成的NAND串列所构成的存储器单元阵列。相较于NOR型快闪存储器，NAND型快闪存储器可实现高集成度的存储器单元阵列，因此，NAND型快闪存储器适用于影像数据和音乐数据等大容量数据的存储。除了上述用途以外，NAND型快闪存储器也可作为在电子设备或系统启动时提供启动码(boot code)的存储器。启动码为用于启动主机(host)侧的电子设备或系统的操作系统(operating system)的数据。
[0003]图1A、1B所示为根据现有技术(专利文献I)的可向主机系统输出启动码的半导体存储器的系统组成示意图。如图1A所示，半导体存储器10包括输入/输出接脚12、存储器控制器14以及存储器部16。输入/输出接脚12用于在半导体10与主机装置30之间输入/输出数据。存储器控制器14包括用于通过输入/输出接脚12与主机装置30之间传送数据的主机接口 20、用于与存储器部16之间传送数据的存储器接口 22、控制数据传送等的微处理单元(Micro Processing Unit,MPU) 24以及存储程序代码和数据的只读存储器(Read Only Memory, ROM) 26 和随机存取存储器(Random Access Memory, RAM) 28。存储器部16包括2个芯片，例如NAND型快闪存储器芯片。此外，如图1B所示，存储器部16包括可用实体(physical)地址存取的实体存取区域16A以及可用逻辑(logical)地址存取的逻辑存取区域16B。在实体存取区域16A中存储主机装置30的启动码。启动码为用于启动主机装置30的操作系统等的数据。通过上述组成，可在主机装置30只对应至实体存取方式的情况下提供启动码至主机装置30。
[0004]专利文献:
[0005]专利文献I日本专利公开第2009-175877号公报。
【发明内容】
[0006]本发明所欲解决的问题是:在将NAND型快闪存储器用作存储启动码的存储器的王机系统中，可能会在启动时或电源开启(power up)时从快闪存储器读出启动码，然后启动系统。虽然芯片组和操作系统的启动程序有多种方法，但为了在启动后从快闪存储器读出启动码，快闪存储器以外的系统(芯片组内的芯片上(on-chip) ROM和主机装置等)内必须有第一次读出的读出指令和地址的信息。因此，系统启动时需要一定的时间。
[0007]本发明的目的在于提供一种可缩短系统启动时间的半导体存储器。除此之外，本发明的目的还在于提供一种可自由设定启动时最初读出的地址的半导体存储器。
[0008]本发明解决问题的技术方案为:本发明一实施例提供一种半导体存储装置，包括:一存储器阵列，由非易失性存储器单元所构成；一设定单元，用以设定启动时最初读出的上述存储器阵列的页面地址；以及一控制单元，执行一内部程序，以在启动时从上述设定单元读出页面地址，并根据所读出的页面地址将对应于所读出的页面地址的页面数据从上述存储器阵列传送至一页面缓冲器。在一较佳范例中，上述设定单元还设定用以识别是否已存储页面地址的识别信息，上述控制单元根据上述识别信息决定是否执行上述内部程序。在一较佳范例中，上述设定单元包括于启动时上述控制单元所存取的一暂存器，上述暂存器将页面地址存储于一预定区域。在一较佳范例中，上述暂存器还存储用以表示是否已存储页面地址的旗标信息。在一较佳范例中，上述设定单元回应一主机装置所执行的使用者指令而设定上述页面地址。在一较佳范例中，上述内部程序为开启上述半导体存储装置的电源时所执行的一电源开启流程，且上述内部程序包括读出指令的执行。在一较佳范例中，上述半导体存储装置为一快闪存储器。
[0009]本发明一实施例提供一种系统启动方法，适用于包括一半导体存储装置以及一主机装置的一系统，包括:将启动时最初读出的存储器阵列的页面地址设定至上述半导体存储装置；执行一内部程序，以在上述半导体存储装置启动时读出所设定的页面地址，并根据所读出的页面地址将对应于所读出的页面地址的页面数据从上述存储器阵列传送至一页面缓冲器。
[0010]本发明一实施例提供一种电脑程序产品，由一半导体存储装置执行以进行一启动方法，上述启动方法包括:执行一内部程序，从设定有启动时最初读出的页面地址的一暂存器读出上述页面地址，并根据所读出的页面地址将对应于所读出的页面地址的页面数据从一存储器阵列传送至一页面缓冲器。在一较佳范例中，上述启动方法还包括:根据用以识别是否已将上述页面地址设定至上述暂存器的识别信息执行上述内部程序。
[0011]根据本发明，通过设定启动时最初读出的页面地址并将启动时页面地址的页面数据自动传送至页面缓冲器，可缩短系统的启动时间。此外，通过变更页面地址的设定，可扩大地址映射(address mapping)的自由度。
【附图说明】
[0012]图1A与图1B为根据现有技术用于输出启动码的半导体存储器系统的组成的示意图。
[0013]图2为根据本发明实施例的快闪存储器的一组成范例的示意图。
[0014]图3为根据本发明实施例的NAND串列的组成的电路图。
[0015]图4为施加于本发明实施例的快闪存储器各单元的电压的一范例的示意图。
[0016]图5为包括本发明实施例的快闪存储器的系统的概略示意图。
[0017]图6为设定快闪存储器的启动时读出页面地址的流程图。
[0018]图7为设定地址信息至快闪存储器的一范例的示意图。
[0019]图8为根据本发明实施例的快闪存储器的操作的流程图。
[0020]图9为根据本发明实施例的快闪存储器的启动时操作的示意图。
[0021]符号说明:
[0022]I?旗标检查；
[0023]2?读出页面地址M ；
[0024]3?传送页面地址M至地址暂存器；
[0025]4?执行读出确认指令；
[0026]5?传送页面地址M的数据至页面缓冲器；
[0027]10?半导体存储器；
[0028]12?输入/输出接脚；
[0029]14?存储器控制器；
[0030]16?存储器部；
[0031]16A?实体存取区域；
[0032]16B?逻辑存取区域；
[0033]20?主机接口；
[0034]22?存储器接口 ；
[0035]24?微处理单元；
[0036]26?只读存储器；
[0037]28?随机存取存储器；
[0038]30?主机装置；
[0039]100?快闪存储器；
[0040]110?存储器阵列；
[0041]120?输入/输出缓冲器；
[0042]130?地址暂存器；
[0043]140?数据暂存器；
[0044]150?控制器；
[0045]160?字线选择电路；
[0046]170?页面缓冲器/感测电路；
[0047]180?列选择电路；
[0048]190?内部电压产生电路；
[0049]130?地址暂存器；
[0050]170?页面缓冲器；
[0051]200 ?系统；
[0052]210?主机装置；
[0053]220?存储器模块；
[0054]230?存储器控制器；
[0055]240?组态暂存器；
[0056]242?地址存储区域；
[0057]244?旗标区域。
[0058]Ax?行地址信息；
[0059]Ay?列地址信息；
[0060]BLK(O)、BLK ⑴、BLK (m)?区块;
[0061]BST、SST?选择晶体管；
[0062]Cl、C2、C3?控制信号；
[0063]GBLO、GBLl、GBLn-1、GBLn ?位线；
[0064]I/O?外部输入/输出端子；
[0065]MC0、MC1、MC2、MC31 ?存储器单元；
[0066]NU?串列单位；
[0067]S100、S102、S104 ?步骤；
[0068]S200、S202、S204…、S216 ?步骤；
[0069]S⑶、SGS?选择栅极线；
[0070]SL?共同源线；
[0071]TD、TS?选择晶体管；
[0072]Vers?抹除电压；
[0073]Vpass?脉冲电压；
[0074]Vprog?程序化电压；
[0075]Vread?读出脉冲电压；
[0076]WL0、WL1、WL2、WL31 ?字线。
【具体实施方式】
[0077]以下参照图式详细说明本发明的实施例。另外，须注意的是，为容易理解起见，图式中各部件的大小比例会有所调整，而可能与实际装置中的大小比例不同。
[0078]图2为根据本发明实施例的快闪存储器的组成示意图，须注意的是，图2所示的快闪存储器组成仅为示例性，本发明并不必然局限于此种组成。
[0079]本实施例中的快闪存储器100包括:存储器阵列110，由以行列形式排列的多个存储器单元所组成；输入/输出缓冲器120，连接至外部输入/输出端子I/O并保存输入/输出数据；地址暂存器130，用以从输入/输出缓冲器120接收地址数据；数据暂存器140，用以保存输入/输出数据；控制器150，用以根据来自输入/输出缓冲器120的指令数据以及外部控制信号(图中未表示的芯片使能(chip enable)信号和地址锁存使能(addresslatch enable)信号等)，供给控制各单元的控制信号Cl、C2、C3等；字线选择电路160，用以解码从地址暂存器130接收的行地址信息Ax，并根据解码结果进行存储器区块(block)的选择和字线的选择等；页面缓冲器/感测电路170，用以保存从字线选择电路160所选择的页面中读出的数据，并保存待写入至所选择的页面的数据；列选择电路180，用以解码从地址暂存器130接收的列地址Ay，并根据解码结果选择页面缓冲器170内的列数据；以及内部电压产生电路190，用以产生数据读出、程序化和抹除等所必要的电压(程序化电压Vprog、脉冲电压Vpass、读出脉冲电压Vread、抹除电压Vers等)。
[0080]存储器阵列110具有沿列方向配置的区块BLK(O)、BLK(I)、…、BLK (m)。区块的一端配置有页面缓冲器/感测电路170。尽管如此，页面缓冲器/感测电路170也可配置于区块的另一端或区块的两端。
[0081]如图3所示，I个存储器区块由多个NAND串列单位NU形成，I个存储器区块内配置有n+1个沿行方向配置的串列单位NU。每个串列单位NU的组成包括串联连接的多个存储器单元MCi (i=0, I,…，31)、位于串列单位NU的一端并连接至存储器单元MC31的漏极侧的选择晶体管TD以及位于串列单位NU的另一端并连接至存储器单