专利名称：用于在半导体存储装置中输出数据的电路与方法
技术领域：
这里公开的本发明涉及半导体存储装置，且更具体地涉及一种数据输出电路及方法，所述一种数据输出电路及方法用以在最新输出数据的电压电平转变时增强半导体存储装置的驱动能力。
背景技术：
同步动态RAM(SDRAM)的数据输入/输出操作通常与时钟信号的上升沿同步进行。然而，在双倍数据速率SDRAM(DDR SDRAM)中，输入/输出操作与时钟信号的下降沿以及上升沿同步进行，因此数据输入/输出操作的速度为典型的SDRAM的两倍。因此，高频率半导体存储装置如DDRSDRAM被配置为在数据输出操作期间，产生在从延迟锁定环(DLL)电路输出的时钟信号的上升沿使能的时钟(以下称为上升时钟)，以及在该DLL电路的时钟信号的下降沿使能的时钟(以下称为下降时钟)。然后，当储存数据(以下称为上升数据)在上升时钟被激励时输出到流水线寄存器(pipe register)以及数据(以下称为下降数据)在下降时钟被激励时输出到流水线寄存器之后，所述数据顺次从流水线寄存器输出，以完成高频率数据输出操作。
随后将参照图1及图2来描述一常规数据输出电路。
图1为一常规半导体存储装置中的常规数据输出电路的结构框图，所述电路输出四位数据。
如图1所示的数据输出电路由以下部件组成流水线寄存器10，一次储存四位数据DATA<0:3>，并响应于四流水线输出控制信号POUT<0:3>而交替地输出上升数据及下降数据RDATA及FDATA；预驱动器20，响应于输出使能信号OE的状态，根据在上升时钟RCLK的有效周期(active period)内驱动上升数据RDATA以及在下降时钟FCLK的有效周期内驱动下降数据FDATA而产生上拉信号及下拉信号PLLUP及PLLDN；以及主驱动器30，响应于上拉信号及下拉信号PLLUP及PLLDN而产生最新输出数据ODATA。
流水线寄存器10同时储存四个输入数据位DATA<0:3>。在储存数据后，当流水线输出控制信号POUT<0>被激励时，从流水线寄存器10输出上升数据位RDATA<0>。当流水线输出信号POUT<1>被激励时，从流水线寄存器10输出下降数据位FDATA<0>。当流水线输出控制信号POUT<2>被激励时，从流水线寄存器10输出上升数据位RDATA<1>。当流水线输出信号POUT<3>被激励时，从流水线寄存器10输出下降数据位FDATA<1>。
预驱动器20仅在输出使能信号OE的有效周期中驱动上升数据及下降数据RDATA及FDATA。当输出使能信号OE未被激励时，从预驱动器20输出的上拉信号及下拉信号PLLUP及PLLDN分别固定到高电平及低电平，而不受上升数据及下降数据RDATA及FDATA的影响。但是，当输出使能信号OE被激励时，预驱动器20分别在上升时钟及下降时钟RCLK及FCLK的有效周期驱动上升数据及下降数据RDATA及FDATA。当这种情形发生时，从上升时钟RCLK产生流水线输出控制信号POUT<0>及POUT<2>，同时从下降时钟FCLK产生流水线输出控制信号POUT<1>及POUT<3>。因此，当上升时钟及下降时钟RCLK及FCLK被激励时，顺次驱动上升数据位RDATA<0>、RDATA<1>、RDATA<2>以及RDATA<3>。当这种情形发生时，从预驱动器20输出的上拉信号及下拉信号PLLUP及PLLDN处于相同的逻辑值。
从主驱动器30所产生的最新输出数据ODATA的电压电平由上拉信号及下拉信号PLLUP及PLLDN的电压电平所确定。但是，如果高电平上拉信号PLLUP及低电平下拉信号PLLDN在输出使能信号OE未被激励时施加到主驱动器30，则最新输出数据ODATA的电压电平处于浮动状态，且因此被认为是对数据无效。
图2为图示图1所示的数据输出电路的操作的时序图。
从图2可见，流水线控制信号POUT<0:3>响应于上升时钟及下降时钟RCLK及FCLK而被顺次激励，所述上升时钟及下降时钟RCLK及FCLK从DLL时钟DLL_CLK所产生。响应于流水线控制信号POUT<0:3>的顺次激励，四位输入数据DATA<0:3>分别生成为上升数据位RDATA<0>、下降数据位FDATA<0>、上升数据位RDATA<1>以及下降数据位FDATA<1>。随后，如输出使能信号OE被激励，则根据上升数据位RDATA<0>、下降数据位FDATA<0>、上升数据位RDATA<1>以及下降数据位FDATA<1>，以预定电平产生上拉信号及下拉信号PLLUP及PLLDN。所述上拉信号及下拉信号PLLUP及PLLDN限定最新输出数据ODATA的逻辑值。
然而，在以上述模式操作的数据输出电路中，需要时间来改变最新输出数据ODATA的值，即，变换最新输出数据ODATA的电压电平。该时间需求是由数据输出电路的内部阻抗所造成的。当数据输出电路以高频率操作时，其亦必须以高频率变换最新输出数据ODATA的电平。然而，因为阻抗为常数，最新输出数据ODATA难以达到其正确目标电平。
发明内容
本发明的实施例提供了一种用于在半导体存储装置中输出数据的电路及方法，其具有辅助数据输出驱动器，能够以较快的时间达到最新输出数据位的目标电平。
本发明的一个实施例提供了一种半导体存储装置的数据输出电路，所述数据输出电路包括预驱动器，配置为根据输出使能信号的状态，通过在上升时钟及下降时钟的有效周期中驱动上升数据及下降数据而分别产生上拉信号及下拉信号；主驱动器，配置为根据上拉信号及下拉信号而产生最新输出数据，从而将最新输出数据输出到公共节点；辅助预驱动器，配置为根据上升数据、下降数据、上升时钟、下降时钟及管输出控制信号的输入而产生辅助驱动信号，当上升数据与下降数据不同时，辅助驱动信号被激励；以及辅助主驱动器，配置为根据辅助驱动信号的状态、通过上拉信号及下拉信号而产生辅助最新输出数据，从而将辅助最新输出数据输出到公共节点。
本发明的另一实施例提供了一种半导体存储装置的数据输出电路，所述数据输出电路包括通过确定主驱动器的最新输出数据的电平转变而产生辅助驱动信号；以及根据辅助驱动信号的状态而产生并输出辅助最新输出数据；其中辅助最新输出数据的逻辑值与最新输出数据的逻辑值相同。
参考说明书的剩余部分以及附图将实现对这里的本发明的特征和有点的进一步理解。
将参考以下附图来描述本发明的非限制性和非穷尽性的实施例，除非特别指明，在各个附图中相似的标号指示相似的部件。
图1为示出常规半导体存储器件中的常规数据输出电路的结构的框图；图2为图示图1中所示的数据输出电路的操作的时序图；图3为示出根据本发明的一个实施例的用于半导体存储器件的数据输出电路的结构特征的框图；图4为图示图3中所示的预驱动器的详细结构的电路示图；图5为图示图3中所示的主驱动器的详细结构的电路示图；图6为图示图3中所示的辅助预驱动器的详细结构的电路示图；以及图7为图示图3中所示的辅助主驱动器的详细结构的电路示图。
具体实施例方式
以下将参照附图来详细描述本发明的优选实施例。然而，本发明可以以不同形式实施，且不应被认为是限于在此所述的实施例。更确切地说，对本领域技术人员来说，提供这些实施例以便使本公开详尽和完整，且这些实施例将完全覆盖本发明的范围。在整个附图中相似的标号指示相似的部件。
图3为示出根据本发明的一个实施例的用于半导体存储装置的数据输出电路的结构特征的框图，示例性地图示了四数据位的情况。但是，根据本发明的数据输出电路并不限于此处所描述或图示的待输出数据位的数目。
图3中所示的数据输出电路包括流水线寄存器10、预驱动器20、主驱动器30、辅助预驱动器40以及辅助主驱动器50。流水线寄存器10一次储存四数据位DATA<0:3>，并响应于四位流水线输出控制信号POUT<0:3>而交替地输出上升数据及下降数据RDATA及FDATA。也就是说，流水线寄存器10同时储存四输入数据位DATA<0:3>。在储存数据后，当流水线输出控制信号POUT<0>被激励时，从流水线寄存器10输出上升数据位RDATA<0>。当流水线输出信号POUT<1>被激励时，从流水线寄存器10输出下降数据位FDATA<0>。当流水线输出控制信号POUT<2>被激励时，从流水线寄存器10输出上升数据位RDATA<1>。当流水线输出信号POUT<3>被激励时，从流水线寄存器10输出下降数据位FDATA<1>。
响应于输出使能信号OE的状态，预驱动器20根据在上升时钟RCLK的有效周期内驱动上升数据RDATA及在下降时钟FCLK的有效周期内驱动下降数据FDATA来产生上拉信号及下拉信号PLLUP及PLLDN。也就是说，预驱动器20仅在输出使能信号OE的有效周期中驱动上升数据及下降数据RDATA及FDATA。当输出使能信号OE未被激励时，从预驱动器20输出的上拉信号及下拉信号PLLUP及PLLDN分别固定到高电平及低电平，而不受上升数据及下降数据RDATA及FDATA的影响。但是，当输出使能信号OE被激励时，预驱动器20分别在上升时钟及下降时钟RCLK及FCLK的有效周期驱动上升数据及下降数据RDATA及FDATA。此时，从上升时钟RCLK产生流水线输出控制信号POUT<0>及POUT<2>，同时从下降时钟FCLK产生流水线输出控制信号POUT<1>及POUT<3>。因此，当上升时钟及下降时钟RCLK及FCLK被激励时，上升数据位RDATA<0>、RDATA<1>、RDATA<2>以及RDATA<3>被顺次驱动。当这种情形发生时，从预驱动器20输出的上拉信号及下拉信号PLLUP及PLLDN处于相同的逻辑值。
根据上拉信号及下拉信号PLLUP及PLLDN的输入，主驱动器30产生最新输出数据ODATA，并将最新输出数据ODATA输出到公共节点Ncmn。也就是说，从主驱动器30产生的最新输出数据ODATA的电压电平由上拉信号及下拉信号PLLUP及PLLDN的电压电平所确定。但是，如果高电平上拉信号PLLUP及低电平下拉信号PLLDN在输出使能信号OE未被激励时施加到主驱动器30，则最新输出数据ODATA的电压电平处于浮动状态，且因此被认为是对数据无效。
响应于上升数据RDATA、下降数据FDATA、上升时钟RCLK、下降时钟FCLK及四流水线输出控制信号POUT<0:3>，辅助预驱动器40产生辅助驱动信号ASDRV，当上升数据RDATA与下降数据FDATA的逻辑值不同时，所述辅助驱动信号ASDRV被激励。这里，上升数据RDATA与下降数据FDATA的逻辑值不同表示最新输出数据ODATA的变化。这是因为上升数据及下降数据RDATA及FDATA交替输入到预驱动器20。当上升数据RDATA与下降数据FDATA的逻辑值不同时，辅助预驱动器40激励辅助驱动信号ASDRV。
响应于辅助驱动信号ASDRV的状态，根据上拉信号及下拉信号PLLUP及PLLDN的输入，辅助主驱动器50产生辅助最新输出数据AODATA并将辅助最新输出数据AODATA输出到公共节点Ncmn。也就是说，辅助主驱动器50根据上拉信号及下拉信号PLLUP及PLLDN而产生辅助最新输出数据AODATA。当辅助驱动信号ASDRV有效时，辅助最新输出数据AODATA具有与来自主驱动器30的最新输出数据ODATA相同的逻辑值。因此，数据输出的基本电压电平由辅助最新输出数据AODATA与最后输出数据ODATA一起确定，且因此比常规技术更快地达到对应于目标值的电压电平。此外，当辅助驱动信号ASDRV未被驱动时，辅助最新输出数据AODATA的电压电平处于浮动状态，且因此被认为是对数据无效。
图4为图3中所示的预驱动器20的详细结构的电路示图。
预驱动器20包括输出使能信号输入部210、第一切换部220、第二切换部230、上拉信号产生部240、第三切换部250、第四切换部260以及下拉信号产生部270。输出使能信号输入部210根据输出使能信号OE确定预驱动器20的操作的开始。第一切换部220响应于上升时钟RCLK而将升数据RDATA传递到节点N1。第二切换部230响应于下降时钟FCLK而将下降数据FDATA传递到节点N1。上拉信号产生部240通过驱动传递到节点N1的信号而产生上拉信号PLLUP。第三切换部250响应于上升时钟RCLK而将上升数据RDATA传递到节点N2。第四切换部260响应于下降时钟FCLK而将下降数据FDATA传递到节点N2。下拉信号产生部270通过驱动传递到节点N2的信号而产生下拉信号PLLDN。
输出使能信号输入部210包括第一反相器212，逻辑地反相输出使能信号OE；第一晶体管214，其栅端子接收第一反相器212的输出信号，其漏端子连接至节点N1，且其源端子被供应地电压VSS；以及第二晶体管216，其栅端子接收第一反相器212的输出信号，其源端子提供有第一驱动电压Vdrv_1，且其漏端子连接至节点N2。
提供第一驱动电压Vdrv_1以限定用于上拉信号及下拉信号PLLUP及PLLDN的高电平的电压，该上拉信号及下拉信号PLLUP及PLLDN的高电平的电压可由外部电源电压来建立，但不限于此。
第一切换部220由以下部件组成第二反相器222，逻辑地反相上升时钟RCLK；第一通行门(pass gate)224，经由其栅端子接收上升时钟RCLK及第二反相器222的输出信号，并且当上升时钟RCLK为高电平时使上升数据RDATA通过；以及第三反相器226，逻辑地反相第一通行门224的输出信号并将反相的信号传递到节点N1。
类似地，第二切换部230包括第四反相器232，逻辑地反相下降时钟FCLK；第二通行门234，经由其栅端子接收下降时钟FCLK及第四反相器232的输出信号，并且当下降时钟FCLK为高电平时使下降数据FDATA通过；以及第五反相器236，逻辑地反相第二通行门234的输出信号并将反相的信号传递到节点N1。
上拉信号产生部240包括奇数个反相器，以便逻辑地反相并驱动传递到节点N1的信号。
第三切换部250包括第六反相器252，逻辑地反相上升时钟RCLK；第三通行门254，经由其栅端子接收上升时钟RCLK及第六反相器252的输出信号，并且当上升时钟RCLK为高电平时使上升数据RDATA通过；以及第七反相器256，逻辑地反相第三通行门254的输出信号并将反相的信号传递到节点N2。
类似地，第四切换部260包括第八反相器262，逻辑地反相下降时钟FCLK；第四通行门264，经由其栅端子接收下降时钟FCLK及第八反相器262的输出信号，并且当下降时钟FCLK为高电平时使下降数据FDATA通过；以及第九反相器266，逻辑地反相第四通行门264的输出信号并将反相的信号传递到节点N2。
下拉信号产生部270包括奇数个反相器，以便逻辑地反相并驱动传递到节点N2的信号。
如果输出使能信号OE未被激励，则输出使能信号输入部210的第一及第二晶体管214及216接通。随后，节点N1的电压电平变为地电压VSS的电平，同时节点N2的电压电平变为第一驱动电压Vdrv_1的电平。因此，上拉信号PLLUP被设置为高电平，而下拉信号PLLDN被设置为低电平。
相反地，如果输出使能信号OE被激励，则第一及第二晶体管214及216关断，使得节点N1及N2的电压电平由第一至第四切换部220、230、250及260的输出信号确定。
在上升时钟RCLK的高电平周期中，第一及第三切换部220及250的第一及第三通行门224及254接通，以利用第三及第七反相器226及256逻辑地反相上升数据RDATA。反相的上升数据被传递到节点N1及N2。随后，传递到节点N1及N2的信号各自通过上拉信号产生部及下拉信号产生部240及270逻辑地反相并驱动，并分别产生上拉信号及下拉信号PLLUP及PLLDN。
相反地，在上升时钟RCLK为低电平且下降时钟FCLK为高电平的周期中，第二及第四切换部230及260的第二及第四通行门234及264接通，以利用第五及第九反相器236及266逻辑地反相下降数据FDATA。反相的下降数据每个被传递到节点N1及N2。随后，传递到节点N1及N2的信号各自通过上拉信号产生部及下拉信号产生部240及270逻辑地反相并驱动，并分别产生上拉信号及下拉信号PLLUP及PLLDN。。
图5为图示图3中所示的主驱动器30的详细结构的电路示图。
如图5所示，主驱动器30由以下部件组成第三晶体管302，其栅端子与上拉信号PLLUP耦合，其源节点被供应第二驱动电压Vdrv_2，且其漏端子连接到输出节点Nout；以及第四晶体管304，其栅端子与下拉信号PLLDN耦合，其源节点被供应地端电压VSS，且其漏端子连接到输出节点Nout。
提供第二驱动电压Vdrv_2以限定用于通过输出节点Nout所产生的最新输出数据ODATA的高电平电压。第二驱动电压Vdrv_2可由外部电源电压来实施，但不限于此。
当上拉信号PLLUP为高电平且下拉信号PLLDN为低电平时，即，当输出到预驱动器20的输出使能信号OE未被激励时，第三及第四晶体管302及304关断。因此，输出节点Nout的电压电平处于浮动状态，且因此最新输出数据ODATA变为无效。
此外，当上拉信号及下拉信号PLLUP及PLLDN为高电平时，第三晶体管302关断而第四晶体管304接通。因此，输出节点Nout的电压电平趋向地电压VSS的电平且最新输出数据ODATA变为低值。
当上拉信号及下拉信号PLLUP及PLLDN为低电平时，第三晶体管302接通而第四晶体管304关断。因此，输出节点Nout的电压电平趋向第二驱动电压Vdrv_2的电平且最新输出数据ODATA变为高值。
图6为图示图3中所示的辅助预驱动器40的详细结构的电路示图。
辅助预驱动器40包括比较部410、第五切换部420、第六切换部430、第一锁存部440、第七切换部450、第八切换部460、第二锁存部470、信号组合部480以及延迟部490。比较部410确定上升数据RDATA的逻辑值是否与下降数据FDATA一致。第五切换部420根据上升时钟RCLK、流水线输出控制信号POUT<0>及POUT<2>的电压电平，使比较部410的输出信号通过。第六切换部430根据上升时钟RCLK、流水线输出控制信号POUT<0>及POUT<2>的电压电平，将第三驱动电压Vdrv_3供应到节点N3。第一锁存部440暂存通过第五切换部420的比较部410的输出信号，并将比较部410输出信号的反相信号传递到节点N3。第七切换部450根据下降时钟FCLK、流水线输出控制信号POUT<1>及POUT<3>的电压电平，使比较部410的输出信号通过。第八切换部460根据下降时钟FCLK、流水线输出控制信号POUT<1>及POUT<3>的电压电平，将第三驱动电压Vdrv_3供应到节点N4。第二锁存部470暂存通过第七切换部450的比较部410的输出信号，并将比较部410输出信号的反相信号传递到节点N4。信号组合部480组合施加到节点N3及N4的信号。延迟部490通过延迟信号组合部480的输出信号，输出辅助驱动信号ASDRV。
比较部410包括异或非(exclusive NOR，XNOR)门412，当上升数据RDATA与下降数据FDATA的逻辑值不同时，输出低电平信号；以及第十反相器414，逻辑地反相XNOR门412的输出信号。
第五切换部420包括第一NAND门421，其接收上升时钟RCLK及流水线输出控制信号POUT<0>；第十一反相器422，其逻辑地反相第一NAND门421的输出信号；第二NAND门423，其接收上升时钟RCLK及流水线输出控制信号POUT<2>；第十二反相器424，其逻辑地反相第二NAND门423的输出信号；第一NOR门425，其接收第十一及第十二反相器422及424的输出信号；第十三反相器426，其逻辑地反相第一NOR门425的输出信号；以及第五通行门427，其经由其栅端子接收第十三反相器426及第一NOR门425的输出信号，且然后当第一NOR门425的输出信号为低电平时，使比较部410的输出信号通过。
第六切换部430包括第五晶体管432，其栅端子接收第五切换部420的第十三反相器426的输出信号，其源端子被供应第三驱动电压Vdrv_3，且其漏端子连接到节点N3。
第一锁存部440由以下部件组成第十四反相器442，逻辑地反相第五切换部420的第五通行门427的输出信号，并将反相的第五通行门427的输出信号传递到节点N3；以及第十五反相器444，与第十四反相器442构成锁存结构。
第七切换部450由以下部件组成第三NAND门451，其接收下降时钟FCLK及流水线输出控制信号POUT<1>；第十六反相器452，其逻辑地反相第三NAND门451的输出信号；第四NAND门453，其接收下降时钟FCLK及流水线输出控制信号POUT<3>；第十七反相器454，其逻辑地反相第四NAND门453的输出信号；第二NOR门455，其接收第十六及第十七反相器452及454的输出信号；第十八反相器456，其逻辑地反相第二NOR门455的输出信号；以及第六通行门457，其经由其栅端子接收第十八反相器456及第二NOR门455的输出信号，且然后当第二NOR门455的输出信号为低电平时，使比较部410的输出信号通过。
第八切换部460包括第六晶体管462，其栅端子接收第七切换部450的第十八反相器456的输出信号，其源端子被供应第三驱动电压Vdrv_3，且其漏端子连接至节点N4。
第二锁存部470由以下部件组成第十九反相器472，逻辑地反相第七切换部450的第六通行门457的输出信号，并将反相的第六通行门457的输出信号传递到节点N4；以及第二十反相器474，与第十九反相器472构成锁存结构。
信号组合部480包括第五NAND门482，其接收传递到节点N3及N4的信号。
提供第三驱动电压Vdrv_3以限定从延迟电路490输出的辅助驱动信号ASDRV的电压电平。第三驱动电压Vdrv_3可由外部电源电压来实施，但不限于此。
当上升时钟RCLK及流水线输出控制信号POUT<0>同时被激励时，或当上升时钟RCLK及流水线输出控制信号POUT<2>同时被激励时，第五切换部420的第五通行门427接通。当这种情况发生时，因为下降时钟FCLK未被激励，所以第六切换部430的第五晶体管432关断而第八切换部460的第六晶体管462接通。因此，第三驱动电压Vdrv_3被施加到节点N4。
施加到节点N3的电压受上升数据RDATA与下降数据FDATA的逻辑值是否相同所影响。如果上升数据RDATA的逻辑值与下降数据FDATA相同，则比较部410的XNOR门412输出高电平信号。此高电平信号经由比较部410的第十反相器414及第一锁存部440的第十四反相器442传递到节点N3，使得节点N3以高电平的电压充电。因为施加到节点N3及N4的电压电平为高电平，所以信号组合部480的第五NAND门482的输出信号变为低电平。因此，从第五NAND门482的输出信号所产生的辅助驱动信号ASDRV处于低电平，即，未被激励。
同时，如果上升数据RDATA的逻辑值与下降数据FDATA不同，则比较部410的XNOR门412输出低电平信号。此低电平信号经由比较部410的第十反相器414及第一锁存部440的第十四反相器442传递到节点N3，使得节点N3被供应低电平的电压。因为节点N3被设置为低电压电平而节点N4被设置为高电压电平，所以信号组合部480的第五NAND门482的输出信号变为高电平。因此，从第五NAND门482的输出信号所产生的辅助驱动信号ASDRV处于高电平，即，被激励。
另外，当下降时钟FCLK及流水线输出控制信号POUT<1>被激励时，或当下降时钟FCLK及流水线输出控制信号POUT<3>被激励时，第七切换部450的第六通行门457接通。当这种情况发生时，因为上升时钟RCLK未被激励，所以第五切换部420的第五通行门427关断。第八切换部460的第六晶体管462关断且第六切换部430的第五晶体管432接通。因此，第三驱动电压Vdrv_3被施加到节点N3。
施加到节点N4的电压受上升数据RDATA的逻辑值是否与下降数据FDATA的逻辑值相同所影响。如果上升数据RDATA的逻辑值与下降数据FDATA的逻辑值相同，则比较部410的XNOR门412输出高电平信号。此高电平信号经由比较部410的第十反相器414及第二锁存部470的第十九反相器472传递到节点N4，使得节点N4以高电平的电压充电。因为施加到节点N3及N4的电压电平为高电平，所以信号组合部480的第五NAND门482的输出信号变为低电平。因此，从第五NAND门482的输出信号所产生的辅助驱动信号ASDRV处于低电平，即，未被激励。
同时，如果上升数据RDATA的逻辑值与下降数据FDATA的逻辑值不同，则比较部410的XNOR门412输出低电平信号。此低电平信号经由比较部410的第十反相器414及第二锁存部470的第十九反相器472传递到节点N4，使得节点N4被供应低电平的电压。因为节点N3被设置为高电压电平而节点N4被设置为低电压电平，所以信号组合部480的第五NAND门482的输出信号变为高电平。因此，从第五NAND门482的输出信号所产生的辅助驱动信号ASDRV处于高电平，即，被激励。
延迟部490将信号组合部480的输出信号延迟，使得信号组合部480的输出信号的可操作时间与从预驱动器20输出的上拉信号及下拉信号PLLUP及PLLDN的可操作时间一致。
图7为图示图3中所示的辅助主驱动器50的详细结构的电路示图。
辅助主驱动器50包括第六NAND门501、第二十一反相器502、第三NOR门503、第七晶体管504、第八晶体管505以及第二十二反相器506。第六NAND门501接收来自辅助预驱动器40的辅助驱动信号ASDRV以及来自预驱动器20的上拉信号PLLUP。第二十一反相器502逻辑地反相辅助驱动信号ASDRV。第三NOR门503接收第二十一反相器502的输出信号及从预驱动器20输出的下拉信号PLLDN。第七晶体管504的栅端子接收第六NAND门501的输出信号，源端子供应有第四驱动电压Vdrv_4，且漏端子连接到节点N5。第八晶体管505的栅端子接收第三NOR门503的输出信号，源端子被供应地电压VSS，且漏端子连接到节点N5。第二十二反相器506通过逻辑地反相施加到节点N5的电压，输出辅助最新输出数据AODATA。
提供第四驱动电压Vdrv_4以限定经由第二十二反相器506输出的辅助最新输出数据AODATA的高电平电压。第四驱动电压Vdrv_4可由外部电源电压来实施，但不限于此。
如果辅助驱动信号ASDRV未被激励，则第七及第八晶体管504及505关断且节点N5处于浮动状态。虽然这样的电压电平借助于第二十二反相器506而被驱动为辅助最新输出数据AODATA，但其被认为对数据无效。
但是，当辅助驱动信号ASDRV被激励时，如果上拉信号及下拉信号PLLUP及PLLDN处于高电平，则第七及第八晶体管504及505经由其栅端子接收低电平信号。因此，第四驱动电压Vdrv_4被施加到节点N4且经由第二十二反相器506被逻辑地反相，产生低值的辅助最新输出数据AODATA。
同时，当辅助驱动信号ASDRV被激励时，如果上拉信号及下拉信号PLLUP及PLLDN处于低电平，则第七及第八晶体管504及505经由其栅端子接收高电平信号。因此，节点N4被供应地电压VSS。节点N4的电压(即，VSS)经由第二十二反相器506被逻辑地反相，产生高值的辅助最新输出数据AODATA。
从主驱动器30输出的最新输出数据ODATA的逻辑值总是与辅助主驱动器50的辅助最新输出数据AODATA的逻辑值相同。因此，当最新输出数据ODATA的逻辑电平转变时，因为辅助最新输出数据AODATA与最新输出数据ODATA一起输出，所以最新输出数据ODATA可以在较短时间内达到目标电平。
如上所述，当值有变化时，即，数据输出电路中最新输出数据ODATA的电压电平转变时，通过驱动辅助预驱动器40及辅助主驱动器50，辅助最新输出数据AODATA与最新输出数据ODATA一起输出，这增强了数据输出电路的驱动力。因此，可以克服在高频半导体存储装置中输出数据无法达到目标电平的问题。
概括地说，根据本发明的一个实施例的数据输出电路及方法的优点为，通过采用仅在最新输出数据的电压电平转变时操作的辅助数据输出驱动器，在最新输出数据的电压电平转变时增强驱动力，使输出数据在较短时间内达到目标电平。
以上公开的主题应被认为是说明性的而非限制性的，且所附权利要求旨在覆盖落入本发明的实质精神与范围内的所有这样的修改、增强及其它实施例。因此，为了获得法律允许的最大范围，本发明的范围应由对以下权利要求的最广的容许解释以及其等同形式来确定，且不应由前述详细描述所约束或限制。
权利要求
1.一种半导体存储装置的数据输出电路，包括预驱动器，配置为响应于输出使能信号的状态，通过在上升时钟及下降时钟的有效周期中驱动上升数据及下降数据而分别产生上拉信号及下拉信号；公共节点；主驱动器，配置为根据所述上拉信号及下拉信号而产生最新输出数据，并将所述输出数据输出到所述公共节点；辅助预驱动器，配置为根据所述上升数据、所述下降数据、所述上升时钟、所述下降时钟及流水线输出控制信号的输入而产生辅助驱动信号，当所述上升数据与所述下降数据不同时所述辅助驱动信号被激励；以及辅助主驱动器，配置为根据所述上拉信号及下拉信号的输入以及所述辅助驱动信号而产生辅助最新输出数据，并将所述辅助最新输出数据输出到所述公共节点。
2.如权利要求1所述的数据输出电路，其中所述预驱动器包括输出使能信号输入部，配置为根据所述输出使能信号的输入而确定所述预驱动器的操作的开始；第一节点；第一切换部，配置为根据所述上升时钟的输入而将所述上升数据传递到所述第一节点；第二切换部，配置为根据所述下降时钟的输入而将所述下降数据传递到所述第一节点；上拉信号产生部，配置为产生所述上拉信号以便驱动传递到所述第一节点的所述上升数据或下降数据；第三切换部，配置为根据所述上升时钟的输入而将所述上升数据传递到所述第二节点；第四切换部，配置为根据所述下降时钟的输入而将所述下降数据传递到所述第二节点；以及下拉信号产生部，其耦合到所述第二节点，并配置为产生所述下拉信号以便驱动传递到所述第二节点的所述上升数据或下降数据。
3.权利要求2所述的数据输出电路，其中所述输出使能信号输入部包括反相器，其具有一输出，并配置为反相所述输出使能信号；第一晶体管，其栅端子耦合到所述反相器的输出，其漏端子耦合到所述第一节点的输出，且其源端子接地；以及第二晶体管，其栅端子配置为接收所述输出使能信号，其源端子配置为接收驱动电压，且其漏端子耦合到所述第二节点。
4.如权利要求2所述的数据输出电路，其中所述第一切换部包括通行门，所述通行门配置为根据所述上升时钟而将所述上升数据传递到所述第一节点。
5.如权利要求2所述的数据输出电路，其中所述第二切换部包括通行门，所述通行门配置为根据所述下降时钟而将所述下降数据传递到所述第一节点。
6.如权利要求2所述的数据输出电路，其中所述上拉信号产生部包括奇数个反相器，所述奇数个反相器以反相器链的方式彼此串联连接，所述反相器链的输入耦合到所述第一节点。
7.如权利要求2所述的数据输出电路，其中所述第三切换部包括通行门，所述通行门配置为根据所述上升时钟而将所述上升数据传递到所述第二节点。
8.如权利要求2所述的数据输出电路，其中所述第四切换部包括通行门，所述通行门配置为根据所述下降时钟而将所述下降数据传递到所述第二节点。
9.如权利要求2所述的数据输出电路，其中所述下拉信号产生部包括奇数个反相器，所述奇数个反相器以反相器链的方式彼此串联连接，所述反相器链的输入耦合到所述第二节点。
10.如权利要求1所述的数据输出电路，其中所述主驱动器包括输出节点；第一晶体管，其栅端子配置为接收所述上拉信号，其源端子配置为接收驱动电压，且其漏端子耦合到所述输出节点；以及第二晶体管，其具配置为接收所述下拉信号的栅端子、耦合到地电压的源端子以及耦合到所述输出节点的漏端子。
11.如权利要求1所述的数据输出电路，其中所述辅助预驱动器包括比较部，所述比较部配置为确定所述上升数据是否与所述下降数据的逻辑值相同并提供输出信号。
12.如权利要求11所述的数据输出电路，其中所述辅助预驱动器还包括第一节点；第二节点；第一切换部，配置为根据所述上升时钟及所述流水线输出控制信号的电压电平而使通过所述比较部的输出信号通过；第二切换部，配置为根据所述上升时钟及所述流水线输出控制信号的电压电平而将驱动电压供应到所述第一节点；第一锁存部，配置为接收来自所述第一切换部的所述比较部的输出信号并暂存，以及将所述比较部的输出信号传递到所述第一节点；第三切换部，配置为根据所述下降时钟及所述流水线输出控制信号的电压电平而使所述比较部的输出信号通过；第四切换部，配置为根据所述下降时钟及所述流水线输出控制信号的电压电平而将所述驱动电压供应到所述第二节点；第二锁存部，配置为接收来自所述第三切换部的所述比较部的输出信号并暂存，以及将所述比较部的输出信号传递到所述第二节点；信号结合部，配置为结合施加到所述第一及第二节点的信号并据此产生输出信号；以及延迟部，配置为从延迟预定时间的所述信号结合部的输出信号产生辅助驱动信号。
13.如权利要求11所述的数据输出电路，其中所述比较部包括异或非门，所述异或非门配置为接收所述上升数据及下降数据作为输入，并且当所述上升数据与所述下降数据的逻辑值不一致时，产生低电平信号，且当所述上升数据与所述下降数据的逻辑值一致时，产生高电平信号。
14.如权利要求12所述的数据输出电路，其中所述第一切换部包括NAND门，配置为接收所述上升时钟及所述流水线输出控制信号作为输入，并据此产生输出信号；第一反相器，配置为反相所述NAND门的输出信号并产生一输出信号；以及通行门，其耦合到所述比较部，且其栅端子配置为分别接收所述反相器及所述NAND门的输出信号，且当所述NAND门的输出信号为低电平时，使所述比较部的输出信号通过以作为其输出。
15.如权利要求14所述的数据输出电路，其中所述第二切换部包括一晶体管，所述晶体管的栅端子配置为接收所述第一反相器的输出信号，其源端子配置为接收所述驱动电压，且其漏端子耦合到所述第一节点。
16.如权利要求14所述的数据输出电路，其中所述第一锁存部包括第二反相器，其输入配置为接收所述通行门的输出，且其输出耦合到所述第一节点；以及第三反相器，配置为与所述第二反相器构成锁存结构。
17.如权利要求12所述的数据输出电路，其中所述第三切换部包括NAND门，配置为接收所述下降时钟及所述流水线输出控制信号作为输入，并据此产生输出信号；第一反相器，配置为反相所述NAND门的输出信号并产生一输出信号；以及通行门，其耦合到所述比较部，且其栅端子配置为分别接收所述反相器及所述NAND门的输出信号，且当所述NAND门的输出信号为低电平时，使所述比较部的输出信号通过以作为其输出。
18.如权利要求17所述的数据输出电路，其中所述第四切换部包括晶体管，所述晶体管的栅端子配置为接收所述第一反相器的输出信号，源端子配置为接收所述驱动电压，且漏端子耦合到所述第二节点。
19.如权利要求17所述的数据输出电路，其中第二锁存部包括第二反相器，其输入配置为接收所述通行门的输出，且其输出耦合到所述第二节点；以及第三反相器，配置为与所述第二反相器构成锁存结构。
20.如权利要求12所述的数据输出电路，其中所述信号结合部包括NAND门，所述NAND门的输入耦合到所述第一及第二节点。
21.如权利要求1所述的数据输出电路，其中所述辅助主驱动器包括NAND门，配置为接收所述辅助驱动信号以及所述上拉信号作为输入，并具有一输出；反相器，配置为反相所述辅助驱动信号，并产生输出信号；NOR门，配置为接收所述反相器的输出信号及所述下拉信号作为输入，并据此产生一输出；第一晶体管，其栅端子耦合到所述NAND门的输出，其源端子配置为接收驱动电压，且其漏端子耦合到输出端；以及第二晶体管，其栅端子耦合到所述NOR门的输出，其源端子耦合到地，且其漏端子耦合到所述输出端。
22.如权利要求1所述的数据输出电路，其中所述上升数据及下降数据被交替地激励并传递到所述预驱动器及所述辅助预驱动器。
23.如权利要求3、10、12及21中任一项所述的数据输出电路，其中所述驱动电压为外部电源电压。
24.一种在半导体存储装置中输出数据的方法，所述方法包括通过确定主驱动器的最新输出数据的电平转变而产生辅助驱动信号；以及根据所述辅助驱动信号的状态而产生并输出辅助最新输出数据；其中所述辅助最新输出数据的逻辑值与所述最新输出数据的逻辑值相同。
25.如权利要求24所述的方法，其中所述确定所述最新输出数据的电平转变包括将上升数据及下降数据输入到异或非门；以及根据所述异或非门的输出数据来确定所述上升数据是否与所述下降数据相同。
全文摘要
一种半导体存储装置的数据输出电路，包括预驱动器，所述预驱动器响应于输出使能信号的状态，分别根据在上升时钟及下降时钟的有效周期中驱动上升数据及下降数据而产生上拉信号及下拉信号。主驱动器，根据上拉信号及下拉信号而产生到公共节点的最新输出数据。辅助预驱动器，根据上升数据、下降数据、上升时钟、下降时钟及流水线输出控制信号而产生辅助驱动信号，当上升数据与下降数据不一致时，所述辅助驱动信号被激励。辅助主驱动器，根据辅助驱动信号的状态而产生到公共节点的辅助最新输出数据。
文档编号G11C7/10GK101017704SQ20061016837
公开日2007年8月15日 申请日期2006年12月27日 优先权日2006年2月9日
发明者李炯东 申请人:海力士半导体有限公司