具有纳米管晶体管存取装置的存储器的制作方法

专利名称：具有纳米管晶体管存取装置的存储器的制作方法
具有纳米管晶体管存取装置的存储器
背景技术：
一种非易失性存储器是电阻存储器。电阻存储器利用存储元件 的阻值来存储一位或多位数据。例如，故编程具有高阻值的存4诸元 件可表示逻辑"1"的数据位值，而被编程具有低阻值的存储元件 可表示逻辑"0"的凄t据位值。通过向存储元件施加电压脉沖或电 流脉冲来电切换存储元件的阻值。 一种类型的电阻存储器是相变存 储器。相变存储器使用用于电阻存储元件的相变材料。
相变存储器以表现出至少两种不同状态的相变材料为基础。相 变材料可净皮用在存4诸单元中存储多个凄t据位。相变材料的状态可4皮 称为非晶态和晶态。之所以可以区分状态是因为非晶态通常比晶态 表现出更高的电阻率。
一般地，非晶态涉及更加无序的原子结构， 而晶态涉及更加有序的晶格。
一些相变材料表现出多于一种的晶
态，例如，面心立方(FCC)态和六方密堆积(HCP)态。这两种 晶态具有不同的电阻率并可用于存储多个数据位。
在相变材料中的相变能够被可逆地诱发。以这种方式，存储器 可以响应温度改变/人非晶态转变为晶态以及乂人晶态转变为非晶态。 可以以多种方式来实现相变材料的温度改变。例如，可以直接将激 光射向相变材料，可驱使电流通过相变材料，或者可驱使电流穿过 与相变材料相邻的电阻加热器。利用这些方法中的任意一种，相变 材料的可控加热导致相变材料内的可控相变。
包括具有多个由相变材料构成的存储单元的存储阵列的相变 存储器可一皮编程，以利用相变材料的存储状态来存储数据。在这种 相变存储器件中读取和写入数据的 一种方式是控制施加给相变材 泮牛上的电流"永冲和/或电压力永沖。电流和/或电压的水平通常对应于 在每个存储单元中相变材料中诱发的温度。
用于将相变存储单元中的相变元件从一个状态转变(设置或重 置)为另一个状态的电流相当大地依赖于在电才及和相变元件之间的
界面处的电流密度。已经将隔离l支术(spacer techniques )用于减小 界面区域，其减小了设置和重置存储元件所需的绝对电流。用于减 小界面区域的另一种技术使用了 2005年7月14日申请的标题为 "PHASE CHANGE MEMORY CELL HAVING NANOWIRE ELECTRODE"的美国专利申请No. 11/182,022中所描述的用于相变 存储单元的纳米线电极。然而，这些技术中的存储单元的尺寸仍然 受到用于使电流通过相变单元的存取装置的限制。
此外，为了设置和重置相变元件，必须提供相变元件的阈值电 压，因此，存取装置的电阻率必需小到能够进4亍低压才喿作。此外， 相变存储单元典型地是后段制程的(backend-of-line)存储单元。因 此，大量的区域被用于将通常位于前段制程(front-end-of-line)中 的存取装置连接至位于后段制程的存储单元。

发明内容
本发明的一个实施例提供了一种存储单元。该存储单元包括 存储元件；以及纳米管晶体管，该纳米管晶体管与存储元件接触以 访问存储元件。


附图是为了对本发明进行进一步的理解，并且组成了说明书的 一部分。附图示出了本发明的实施例，并与描述一起用于解释本发 明的原理。通过以下详细的描述，本发明的其他实施例和本发明许 多预期的优点将变得容易理解。附图中的元件不一定相对于彼此成 比例。相似的参考标号表示对应相似的部件。
图l是示出了存储器件的一个实施例的框图； 图2是示出了碳纳米管(CNT)晶体管的一个实施例的示图； 图3A是示出了存4诸元件的一个实施例的示图； 图3B是示出了存储元件的另一个实施例的示图； 图4A是示出了存储单元对的一个实施例的示图； 图4B是示出了存4诸单元对的另 一个实施例的示图； 图4C是示出了存储单元对的另一个实施例的示图； 图5是示出了存储单元的另 一个实施例的示图； 图6是示出了存储单元对的另一个实施例的示图；以及 图7是示出了存储单元对的另一个实施例的示图。
具体实施例方式
图1是示出存储器件100的一个实施例的框图。存储器件100 包括写脉冲发生器102、分配电路104、存储单元106a、 106b、 106c和106d、以及读出电^各108。在一个实施例中，存4诸单元106a-106d 是电阻存储单元，例如基于存储单元中存储材料从非晶态向晶态转 变的相变存储单元。在另一个实施例中，存储单元106a-106d是传
导桥4妄随才几存取存^f诸(CBRAM )单元、》兹阻随冲几存耳又存4诸(MRAM ) 单元、铁电随机存取存储(FeRAM)单元、悬臂存储单元、聚合物 存储单元、或其他适当的后段制程的存〗诸单元。
存储单元106a-106d中的每一个均包括存储元件和用于存取存 储元件的纳米管晶体管。在一个实施例中，纳米管晶体管是碳纳米 管(CNT)晶体管。CNT晶体管位于两个金属化层之间。CNT晶 体管的电流密度远远大于金属氧化物半导体场效应管(MOSFET ) 的电流密度。诸如相变元件的存储元件电耦合至纳米管晶体管。在 一个实施例中，存储元件为蘑菇结构并与纳米管晶体管的源极或漏 极4妄触。在另一个实施例中，相变元件位于一个通孔(纳米管晶体 管也位于该通孔内)内并与纳米管晶体管的源才及或漏才及接触。
基于才艮据本发明的存储单元的纳米管晶体管的面积为4F2,其 中，"F"是最小的形体尺寸。被每个存储单元所占据的小区域能够 嵌入存储电^各并使之4皮此孤立。此外，由于与MOSFET相比CNT 晶体管的电流密度更大，所以对用于存取存储单元的外围电路的核 心要求放松。对外围电路的核心要求放;松是因为横跨CNT晶体管 的压降小于横跨MOSFET的压降。由于存储单元更小的尺寸，还 减小了互连长度，从而进一步减小了寄生电阻和电容(RC)常数。 因此，CNT晶体管存储单元能够将存储单元的尺寸调为4F2。
CNT晶体管被尽可能接近于存储元件放置。由于存储元件不需 要下连至硅表面，所以配线和寄生效应被最小化。存储元件的结合 并不限于仅仅一层，而是可以堆叠多个存储元件。在CNT晶体管 选才奪装置和相变元件之间的界面处的电流密度^皮固有地增大，这有 助于减小i殳置和重置电流。对于存在若干金属化级的嵌入式存^f诸电
路，存储阵列结合到金属化的上等级而解码器和控制逻辑直接集成 在存储阵列下是可行的。然而，如果没有足够的金属化等级可用(例 如，对于单独的存^f诸电if各，可以限制金属等级的凄t量)，较低的金 属化等级还可以实现为高度掺杂的硅或多晶硅。
在一个实施例中，写脉冲发生器102生成电流或电压脉沖，其 :故可控制地直4妾经由分配电3各104导向存^f渚单元106a-106d。在一 个实施例，分配电路104包括多个晶体管，这些晶体管可控制地将 电流或电压脉冲导向存储单元。写脉沖发生器102通过信号路径110 电耦合至分配电^各104。分配电路104通过信号^各径112a-112d电 耦合至存4诸单元106a-106d。分配电^各104通过信号路径112a电耦 合至存储单元106a。分配电3各104通过信号路径112b电耦合至存 储单元106b。分配电路104通过信号路径112c电耦合至存储单元 106c。分配电路104通过信号路径112d电耦合至存储单元106d。 此夕卜，分配电^各104通过4言号^各径114电耦合至读出电^各108，以 及读出电路108通过信号^各径116电耦合至写月永沖发生器102。
读出电路108读出存储单元106a-106d的状态，并提供代表存 储单元106a-106d的电阻的状态的信号。读出电^各108通过信号路 径114读耳又存^[诸单元106a-106d的每一个的状态。分配电^各104通 过信号^各径112a-112d控制性地在读出电路108和存储单元 106a-106d之间导引读耳又信号。在一个实施例中，分配电^各104包 括多个晶体管，这些晶体管可控制地在读出电^各108和存储单元 106a-106d之间导引读取信号。
在一个实施例中，存储单元106a-106d由在温度改变的影响下 可以A人非晶态变为晶态或乂人晶态变为非晶态的相变材并+制成。乂人 而，结晶程度定义了至少两种用于在存储器件100内存储数据的存 储状态。至少两种存4渚状态可分配有位值"0"和"1"。存^f渚单元 106a-106d的位状态由于它们的电阻率而显著不同，在非晶态下，
相变材津牛表i^见出明显高于晶态的电阻率。为此，读出》文大器108读 出单元电阻率，从而确定了分配给特定存储单元106a-106d的位值。
为了对存储器件100内的存储单元106a-106d进行编程，写脉 沖发生器102生成用于加热目标存储单元中的相变材料的电流或电 压脉沖。在一个实施例中，写脉沖发生器102生成适当的电流或电 压脉沖，其被馈送到分配电路104中并分配给特定的目标存储单元 106a-106d。根据是否设置或重置存储单元来控制电流或电压脉冲的 幅度和持续时间。通常，存储单元的"设置"操作是将目标存储单 元的相变材料加热到其结晶温度之上(但低于其熔化温度)足够长 时间，以实现晶态。通常，存储单元的"重置"操作是将目标存储 单元的相变材料加热到其熔化温度之上，然后快速地淬火冷却该材 泮牛，^人而实if见非晶态。
图2是示出了纳米管晶体管150的一个实施例的示图。在一个 实施例中，纳米管晶体管150是-灰纳米管(CNT)晶体管。CNT晶 体管150包括第一金属层152、栅极层154、第二金属层156、纳米 管158a和158b。第一金属层152为CNT晶体管150才是供了源4及和 漏极中的一个，而第二金属层156为CNT晶体管150提供了源极 和漏极中的另一个。第一金属层152电耦合至提供源极线或漏极线 的第一导线160。斥册才及层154电耦合至字线162。第二金属层156 电耦合至4是供源4及线或漏极线的第二导线164。第一金属层152电 耦合至纳米管158a的一侧。纳米管158a的另一侧电耦合至栅极层 154的一侧。栅极层154的另一侧电耦合至纳米管158b的一侧。纳 米管158b的另一侧电耦合至第二金属层156。
响应于字线162上的逻辑高信号，CNT晶体管150导通，以在 第一导线160和第二导线164之间传送信号。响应于字线162上的 逻辑低信号，CNT晶体管150截止，以阻止信号在第一导线160和
第二导线164之间传送。CNT晶体管150比金属氧化物半导体场效 应管(MOSFET)具有更大的电流密度。
图3A是示出了存储单元200a的一个实施例的示图。在一个实 施例中，存^f诸单元106a-106d的每一个都与存々者单元200a类似。存 储单元200a包括第一导线202a、字线204、第二导线202b、 CNT 晶体管206、以及相变元件208。第一导线202a电耦合至相变元件 208的一侧。相变元件208的另一侧电耦合至CNT晶体管206的源 -漏通路的一侧。CNT晶体管206的源-漏通路的另一侧电耦合至第 二导线202b。 CNT晶体管206的栅极电耦合至字线204。
在一个实施例中，第一导线202a是源才及线，而第二导线202b 是位线。在另一个实施例中，第一导线202a是位线，而第二导线 202b是源才及线。第一导线202a位于第一水平面内，字线204位于 第二水平面内，以及第二导线202b位于第三水平面内。第一水平 面与第二水平面隔开并与其平;f于，以及第二水平面与第三水平面隔 开并与其平行。相变元件208从第一导线202a开始向字线204延 伸。CNT晶体管206的源-漏通路从字线204开始向第一导线202a 和第二导线202b延伸。相变元件208和CNT晶体管206的源-漏通 ^各基本垂直对准。
在一个实施例中，第一导线202a基本与第二导线202b平行， 而字线204基本与第一导线202a和第二导线202b垂直。在另 一个 实施例中，字线204与第 一导线202a和第二导线202b之间的角度
为除90。以外的角度。
在制造CNT晶体管206的相同的通孔中制造相变元件208 。 才艮据本发明，相变元件208可以由各种材料制成。 一关殳地，包括来 自周期表第VI组的一种或多种元素的硫属化合物合金被用于这种材 料。在一个实施例中，存储单元200a的相变元件208由A乾属化合 物制成，例如GeSbTe、 SbTe、 GeTe或AglnSbTe。在另一个实施例 中，才目变元4牛208不包4舌石危力矣元素，例^口 GeSb、 GaSb、 InSb或 GeGalnSb。在另一个实施例中，相变元件208由包括元素Ge、 Sb、 Te、 Ga、 As、 In、 Se和S中一种或多种的任意适当的材料制成。
响应于字线204上的逻辑高信号，CNT晶体管206导通，以通 过相变元件208 ,人第一导线202a向第二导线202b传送信号，或者 通过相变元件208 /人第二导线202b向第一导线202a传送信号。利 用CNT晶体管206的导通传给相变元件208的信号被用于读取相 变元件208的状态、设置相变元件208或重置相变元件208。响应 于字线204上的逻辑j氐信号，CNT晶体管206截止，以阻止通过相 变元件208在第一导线202a和第二导线202b之间传送信号。
图3B是示出了存储单元200b的另一个实施例的示图。在一个 实施例中，存储单元106a-106d的每一个都与存储单元200b类似。 除了在存储单元200b中第二导线202b基本与第一导线202a垂直 并基本与字线204平行之外，如先前参照图3A所描述并示出的， 存4诸单元200b与存卩诸单元200a类似。存々者单元200b与存4诸单元 2003类似地运作。
在另一个实施例，字线204基本与第一导线202a和第二导线 202b平行。在另一个实施例，字线204基本与第一导线202a平行 且基本与第二导线202b垂直。在其他实施例中，l吏用其他适当的结构。
图4A是示出了存储单元对220a的一个实施例的示图。在一个 实施例中，存储单元106a-106d的每一个都与存储单元对220a中的 一个存4诸单元类似。存^f诸单元220a包4舌第一导线202a、第二导线 202b、第三导线202c、第一字线204a、第二字线204b、第一CNT
晶体管206a、第二CNT晶体管206b、第一相变元件208a、以及第 二相变元件208b。
第一导线202a电耦合至第一相变元件208a的一侧。第一相变 元件208a的另一侧电耦合至第一 CNT晶体管206a的源-漏通路的 一侧。第一 CNT晶体管206a的源-漏通路的另 一侧电耦合至第二导 线202b。第二导线202b电耦合至第二 CNT晶体管206b的源-漏通 路的一侧。第二CNT晶体管206b的源-漏通路的另一侧电耦合至第 二相变it/f牛208b的一侧。第二相变元4牛208b的另一侧电津禺合至第 三导线202c。第一 CNT晶体管206a的4册极电耦合至第一字线204a。 第二 CNT晶体管206b的栅极电耦合至第二字线204b。
在一个实施例中，第一导线202a和第三导线202c是源4及线， 而第二导线202b是位线。在另一个实施例中，第一导线202a和第 三导线202c是位线，而第二导线202b是源才及线。第一导线202a 位于第一水平面内，第一字线204a位于第二水平面内，第二导线 202b位于第三水平面内，第二字线204b位于第四水平面内，以及 第三导线202c位于第五水平面内。第一水平面与第二水平面隔开 并与其平行。第二水平面与第三水平面隔开并与其平行。第三水平
面与第四水平面隔开并与其平;f于，以及第四水平面与第五水平面隔 开并与其平行。
第一相变元件208a从第一导线202a开始向第一字线204a延 伸。第一 CNT晶体管206a的源-漏通路/人第一字线204a开始向第 一导线202a和第二导线202b延伸。第二 CNT晶体管206b的源-漏通路从第二字线204b开始向第二导线202b和第三导线202c延 伸。第二相变元件208b从第三导线202c开始向第二字线204b延 伸。第一相变元件208a、第一 CNT晶体管206a的源-漏通3各、第 二 CNT晶体管206b的源-漏通路、以及第二相变元件208b基本垂 直对准。
在一个实施例中，第一导线202a基本与第三导线202c平4亍， 并且基本垂至于第二导线202b、第一字线204a和第二字线204b 垂直。在另一个实施例中，第二导线202b、第一字线204a和第二 字线204b与第一导线202a和第三导线202c之间的角度为除90。 以外的角度。
在相同通孔中制造第一相变元件208a与第一 CNT晶体管 206a。在相同通孔中制造第二相变元件208b与第二 CNT晶体管 206b。第一4目变元^牛208a和第二才目变元4牛208b由与先前参照图3A 描述的相变元件208类似的材并+制成。
响应于第一字线204a上的逻辑高信号，第一 CNT晶体管206a 导通，以通过第一相变元件208a 乂人第一导线202a向第二导线202b 传送信号，或者通过第一相变元件208a从第二导线202b向第 一导 线202a传送信号。通过导通的第一 CNT晶体管206a向第一相变 元件208a传送的信号被用于读取第一相变元件208a的状态、设置 第一相变元4牛208a，或重置第一相变元件208a。响应于第一字线 204a上的逻辑低信号，第一 CNT晶体管206a截止，以阻止通过第 一相变元件208a在第一导线202a和第二导线202b之间传送信号。
响应于第二字线204b上的逻辑高信号，第二 CNT晶体管206b 导通，以通过第二相变元件208b乂人第二导线202b向第三导线202c 传送信号，或者通过第二相变元件208b从第三导线202c向第二导 线202b传送信号。通过导通的第二 CNT晶体管206b向第二相变 元件208b传送的信号被用于读取第二相变元件208b的状态、设置 第二相变元件208b，或重置第二相变元件208b。响应于第二字线 204b上的逻辑低信号，第二 CNT晶体管206b截止，以阻止通过第 二相变元件208b在第二导线202b和第三导线202c之间传送信号。
图4B是示出了存储单元对220b的另 一个实施例的示图。在一 个实施例中，存^f诸单元106a-106d的每一个都与存4诸单元对220b 中的一个存储单元类似。除了在存^f诸单元220b中第二导线202b基 本与第 一导线202a和第三导线202c平行以及基本与第 一字线204a 和第二字线204b垂直之外，如先前参照图4A描述并示出的，存储 单元220b类似于存储单元220a。存储单元220b与存储单元220a 类4以i也运讦乍。
图4C是示出了存储单元对220c的另一个实施例的示图。在一 个实施例中，存储单元106a-106d的每一个都与存储单元对220c 中的一个存储单元类似。除了在存储单元220c中第二导线202b和 第三导线202c基本与第一导线202a垂直之外，如先前参照图4A 描述并示出的，存储单元220c类似于存储单元220a。存储单元220c 与存储单元220a类似地运作。
在另 一个实施例中，第一字线204a和第二字线204b基本与第 一导线202a、第二导线202b和第三导线202c平4亍。在另一个实施 例中，第一字线204a基本与第二字线204b垂直。在其他实施例中， 使用其他适当的结构。
图5是示出了存储单元240的另一个实施例的示图。在一个实 施例中，存储单元106a-106d的每一个都与存储单元240类似。存 储单元240包括第一导线202a、第二导线202b、字线204、 CNT 晶体管206、以及相变元件208。第一导线202a电耦合至相变元件 208的一侧。相变元件208的另一侧电耦合至CNT晶体管206的源 -漏通路的另一侧。CNT晶体管206的源-漏通^^的另一侧电耦合至 第二导线202b。 CNT晶体管206的栅极电耦合至字线204。
在一个实施例中，第一导线202a是源才及线，而第二导线202b 是位线。在另一个实施例中，第一导线202a是位线，而第二导线
202b是源才及线。第一导线202a位于第一水平面内，字线204位于 第二水平面内，以及第二导线202b位于第三水平面内。第一水平 面与第二水平面隔开并与其平^f于，以及第二水平面与第三水平面隔 开并与其平行。
相变元件208 乂人第一导线202a开始向字线204延伸。CNT晶 体管206的源-漏通路乂人字线204开始向第一导线202a和第二导线 202b延伸。相变元件208和CNT晶体管206的源-漏通路基本垂直对准。
在一个实施例中，第一导线202a基本与第二导线202b平4亍并 基本与字线204垂直。在另 一个实施例中，字线204与第 一导线202a 和第二导线202b之间的角度为除90°以外的角度。在其他实施例中， 使用其他适当的结构。在制造CNT晶体管206的通孔上以蘑菇结 构制造相变元件208。如先前参照图3A描述并示出的，存储元件 240与存4诸单元200a类似地运作。
图6是示出了存储单元对260的另一个实施例的示图。在一个 实施例中，存储单元106a-106d的每一个都与存储单元对260中的 一个存储单元类似。存储单元260包括第一导线202a、第二导线 202b、第三导线202c、字线204、第一 CNT晶体管206a、第二 CNT 晶体管206b、第一相变元件208a、以及第二相变元件208b。
第一导线202a电耦合至第一相变元件208a的第一侧和第二相 变元件208a的第一侧。基本与第一相变元件208a的第一侧垂直的 相变元件208a的第二侧电耦合至第一 CNT晶体管206a的源-漏通 路的一侧。第一 CNT晶体管206a的源-漏通i 各的另 一侧电耦合至第 二导线202b。基本与第一相变元件208a的第一侧垂直的相变元件 208b的第二侧电耦合至第二 CNT晶体管206b的源-漏通i 各的一侧。 第二 CNT晶体管206b的源-漏通^各的另一侧电耦合至第三导线
202c。第一 CNT晶体管206a的4册极和第二 CNT晶体管206b的棚-才及电井禹合至字线204。
在一个实施例中，第一导线202a是源才及线，而第二导线202b 和第三导线202c是位线。在另一个实施例中，第一导线202a是位 线，而第二导线202b和第三导线202c是源4及线。第一导线202a、 第 一相变元件208a和第二相变元件208b位于第 一水平面内，字线 204位于第二水平面内，以及第二导线202b和第三导线202c位于 第三水平面内。第一水平面与第二水平面隔开并与其平行，以及第 二水平面与第三水平面隔开并与其平行。
第一 CNT晶体管206a的源-漏通3各从字线204开始向第 一相变 元件208a和第二导线202b延伸。第 一相变元件208a和第一 CNT 晶体管206a的源-漏通路基本垂直对准。第二 CNT晶体管206b的 源-漏通^各乂人字线204开始向第二相变元〗牛208b和第三导线202c 延伸。第二相变元件208b和第二 CNT晶体管206b的源-漏通路基 本垂直对准。
在一个实施例中，第一导线202a基本与第二导线202b和第三 导线202c平行，并基本与字线204垂直。在另一个实施例中，字 线204与第一导线202a、第二导线202b和第三导线202c之间的角 度为除90。以外的角度。在其他实施例中，使用其他适当的结构。 在制造第一 CNT晶体管206a的通孔上以蘑菇结构制造第一相变元 件208a。在制造第二 CNT晶体管206b的通孔上以蘑菇结构制造第 二相变元件208b 。
响应于字线204上的逻辑高信号，第一CNT晶体管206a导通， 以通过第一相变元件208a从第一导线202a向第二导线202b传送 信号，或者通过第一相变元件208a从第二导线202b向第一导线 202a传送信号。通过导通的第一 CNT晶体管206a向第一相变元件
208a传送的信号被用于读取第一相变元件208a的状态、设置第一 相变元4牛208a，或者重置第一相变元ff 208a。》匕夕卜，响应于字线 204上的逻辑高信号，第二 CNT晶体管206b导通，以通过第二相 变元件208b从第一导线202a向第三导线202c传送信号，或者通 过第二相变元件208b 乂人第三导线202c向第一导线202a传送信号。 通过导通的第二 CNT晶体管206b向第二相变元件208b传送的信 号被用于读取第二相变元件208b的状态、设置第二相变元件208b, 或者重置第二相变元〗牛208b。
响应于字线204上的逻辑低信号，第一 CNT晶体管206a截止， 以阻止通过第一相变元4牛208a在第一导线202a和第二导线202b 之间传送信号。此外，响应于字线204上的逻辑低信号，第二CNT 晶体管206b截止，以阻止通过第二相变元件208b在第一导线202a 和第三导线202c之间传送信号。
图7是示出了存^f诸单元对280的另一个实施例的示图。在一个 实施例中，存储单元106a-106d的每一个都与存储单元对280中的 一个存储单元类似。存储单元280包括第一导线202a、第二导线 202b、第三导线202c、第一字线204a、第二字线204b、第一CNT 晶体管206a、第二 CNT晶体管206b、第一相变元件208a、以及第 二相变元件208b 。
第一导线202a电耦合至第一相变元件208a的第一侧。基本与 第一相变元件208a的第一侧垂直的第一相变元件208a的第二侧电 耦合至第一 CNT晶体管206a的源-漏通路的一侧。第一 CNT晶体 管206a的源-漏通^各的另一侧电耦合至第二导线202b。第二导线 202b电耦合至第二 CNT晶体管206b的源-漏通路的一侧。第二 CNT 晶体管206b的源-漏通路的另一侧电耦合至第二相变元件208b的 第一侧。基本与第二相变元件208b的第一侧垂直的第二相变元件 208b的第二侧电耦合至第三导线202c。第一 CNT晶体管206a的
冲册极电耦合至第一字线204a。第二 CNT晶体管206b的4册极电耦合 至第二字线204b。
在一个实施例中，第一导线202a和第三导线202c是源极线， 而第二导线202b是位线。在另一个实施例中，第一导线202a和第 三导线202c是位线，而第二导线202b是源才及线。第一导线2Q2a 和第三导线202c 4立于第一水平面内。第二导线202b、第一字线204a 和第二字线204b位于第二水平面内。第一水平面与第二水平面隔 开并与其平行。
第 一相变元件208a从第 一导线202a开始延伸向第二水平面。 第一 CNT晶体管206a的源-漏通路从字线204b开始水平延伸向第 一相变元件208a和第二导线202b。第二相变元寸牛208b /人第三导线 202c开始延伸向第二水平面。第二 CNT晶体管206b的源-漏通路 从字线204b开始水平延伸向第二相变元件208b和第二导线202b。 第一 CNT晶体管206a的源-漏通路和第二 CNT晶体管206b的源-漏通^各基本7K平准。
在一个实施例中，第一导线202a和第三导线202c基本与第二 导线202b、第一字线204a和第二字线204b平行。在另一个实施例 中，第一导线202a和第三导线202c相对于第二导线202b、第一字 线204a和第二字线204b成一定角度。在其他实施例中，使用其他 适当的结构。如先前参照图4A描述并示出的，存储单元280与存 4诸单元220a类似地运行。
管的存储单元。纳米管晶体管存取装置比MOSFET存取装置具有 更大的电流密度，并能够使存储单元的尺寸减小到4F2。用于单独 存储电路和嵌入式存储电路的许多结构也可以应用本发明。
权利要求
1. 一种存储单元，包括:存储元件；以及纳米管晶体管，所述纳米管晶体管与所述存储元件接触以存取所述存储元件。
2. 根据权利要求1所述的存储单元，其中，所述存储元件包括相 变存储元件。
3. 根据权利要求1所述的存储单元，其中，所述存储元件包括后 段制程的存储元件。
4. 根据权利要求1所述的存储单元，其中，从包括磁阻存储元件、 传导桥接存储元件、铁电存储元件、悬臂存储元件和聚合物存 储元件的组中选择所述存储元件。
5. 根据权利要求1所述的存储单元，其中，所述纳米管晶体管包 括碳纳米管(CNT)晶体管。
6. —种存储器，包括第一导线；第一存储元件，所述第一存储元件耦合至所述第一导线；第一纳米管晶体管，所述第一纳米管晶体管具有源-漏通 ^各，所述源-漏通^各的第 一侧与所述第 一存储元件4妄触；第一字线，所述第一字线耦合至所述第一纳米管晶体管 的4册一及；以及第二导线，所述第二导线耦合至所述第一纳米管晶体管 的所述源-漏通i 各的第二侧。
7. 根据权利要求6所述的存储器，其中，在所述第一字线上施加 第一信号使所述第一纳米管晶体管导通，以在所述第一导线和 所述第二导线之间传送第二信号，从而存取所述第一存储元件。
8. 根据权利要求6所述的存储器，其中，所述字线相对于所述第 一导线和所述第二导线成一定角度。
9. 根据权利要求6所述的存储器，其中，所述字线基本与所述第 一导线和所述第二导线中的一个平行。
10. 根据权利要求6所述的存储器，还包括第二纳米管晶体管，所述第二纳米管晶体管具有源-漏通 ^各，所述源-漏通^各的第一侧耦合至所述第二导线；第二字线，所述第二字线耦合至所述第二纳米管晶体管 的栅极；第二存储元件，所述第二存储元件与所述第二纳米管晶 体管的所述源-漏通路的第二侧接触；以及第三导线，所述第三导线耦合至所述第二存储元件。
11. 根据权利要求10所述的存储器，其中，所述第一导线基本与 所述第三导线平行，并基本与所述第二导线垂直。
12. 根据权利要求IO所述的存储器，其中，所述第一导线基本与 所述第一字线以及所述第二字线垂直。
13. 根据权利要求10所述的存储器，其中，所述第一导线、所述 第一字线、所述第二导线、所述第二字线和所述第三导线分别 位于不同的平行的平面内。
14. 根据权利要求10所述的存储器，其中，所述第一导线和所述 第三导线位于第一平面内，以及其中，所述第一字线、所述第 二导线和所述第二字线位于第二平面内，所述第二平面与所述 第一平面隔开并与所述第一平面平行。
15. —种存储器，包括第一导线；第一存储元件，所述第一存储元件耦合至所述第一导线；第一纳米管晶体管，所述第一纳米管晶体管具有源-漏通 ^各，所述源-漏通路的第一侧与所述第一存^f诸元件4妄触；第二导线，所述第二导线耦合至所述第一纳米管晶体管 的所述源-漏通路的第二侧；第二存储元件，所述第二存储元件耦合至所述第一导线；第二纳米管晶体管，所述第二纳米管晶体管具有源-漏通 路，所述源-漏通路的第 一侧与所述第二存储元件接触；第三导线，所述第三导线耦合至所述第二纳米管晶体管 的所述源-漏通^各的第二侧；以及字线，所述字线耦合至所述第一纳米管晶体管的栅极和 所述第二纳米管晶体管的栅极。
16. 根据权利要求15所述的存储器，其中，所述字线基本与所述 第一导线垂直。
17. 根据权利要求15所述的存储器，其中，所述第一导线、所述 第一存储元件和所述第二存储元件位于相同的平面内。
18. 根据权利要求15所述的存储器，其中，所述第二导线和所述 第三导线位于相同的平面内。
19. 一种用于制造存储器的方法，所述方法包括才是供存4诸元件；以及提供纳米管晶体管，所述纳米管晶体管耦合至所述存储 元件以存取所述存储元件。
20. 根据权利要求19所述的方法，其中，所述提供存储元件包括 提供相变存储元件。
21. 根据权利要求19所述的方法，其中，所述提供存储元件包括 提供后段制程的存储元件。
22. 根据权利要求19所述的方法，其中，所述提供存储元件包括 提供从包括磁阻存储元件、传导桥接存储元件、铁电存储元件、 悬臂存储元件和聚合物存储元件的组中选出的存储元件。
23. 根据权利要求19所述的方法，其中，所述提供纳米管晶体管 包括提供碳纳米管(CNT)晶体管。
24. —种用于制造存储器的方法，所述方法包括提供第一导线；提供第一存储元件，所述第一存储元件耦合至所述第一 导线； 提供第一纳米管晶体管，所述纳米管晶体管具有源-漏通路，所述源-漏通路的第一侧与所述存储元件接触；提供第一字线，所述第一字线耦合至所述第一纳米管晶 体管的栅极；以及提供第二导线，所述第二导线耦合至所述第一纳米管晶 体管的所述源-漏通^各的第二侧。
25. 根据权利要求24所述的方法，其中，所述提供所述第一存储 元件包括在提供所述第 一纳米管晶体管的相同通孔中提供所 述第一存储元件。
26. 根据权利要求24所述的方法，其中，所述提供所述第一存储 元件包括在提供所述第 一纳米管晶体管的通孔上以蘑菇结构 提供所述第一存储元件。
27. 根据权利要求24所述的方法，还包括提供第二纳米管晶体管，所述第二纳米管晶体管具有源-漏通^各，所述源-漏通^各的第一侧耦合至所述第二导线；提供第二字线，所述第二字线耦合至所述第二纳米管晶 体管的栅极；提供第二存储元件，与所述第二纳米管晶体管的所述源-漏通^各的第二侧^接触；以及提供第三导线，所述第三导线耦合至所述第二存储元件。
28. —种相变存储器，包括第一导线；相变存储元件，所述相变存储元件耦合至所述第一导线； 碳纳米管晶体管，所述碳纳米管晶体管具有源-漏通^各，所述源-漏通路的第 一侧与所述存储元件接触；字线，所述字线耦合至所述纳米管晶体管的栅极；以及第二导线，所述第二导线耦合至所述納米管晶体管的所 述源-漏通路的第二侧；其中，在所述字线上施加第一信号使所述纳米管晶体管 导通，以在所述第一导线和所述第二导线之间传送第二信号， 乂人而存耳又所述存4诸元件。
全文摘要
一种存储单元，包括存储元件；以及纳米管晶体管，该纳米管晶体管与存储元件接触以存取存储元件。
文档编号G11C13/02GK101379565SQ200780004966
公开日2009年3月4日 申请日期2007年2月8日 优先权日2006年2月8日
发明者托马斯·尼尔希, 罗纳德·卡科斯奇科 申请人:奇梦达股份公司