一种差分的浮栅型dram存储单元的制作方法
【专利摘要】本发明公开了一种差分的浮栅型DRAM存储单元，包括单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，M1和M2的上面是源线SL控制电路模块，M1和M2的下面是位线BL控制电路模块和灵敏放大电路模块，M1和M2的源极分别作为存储单元的两根源线SL1和SL2；M1和M2的漏极分别作为存储单元的两根位线BL1和BL2；M1和M2的第二层栅极作为存储单元的控制栅CG1和CG2。本发明的工艺和单管浮栅动态存储器的工艺一样，设计难度小，设计成本低；采用差分输入方案，不需要设计复杂度灵敏性很高的基准参考电路，差分输入可以扩大了读操作时的可区分电流范围，读操作可靠性得到明显增强。
【专利说明】—种差分的浮栅型DRAM存储单元
【技术领域】
[0001]本发明涉及半导体存储器领域，具体涉及的是一种差分的浮栅型DRAM存储单元。【背景技术】
[0002]随着集成电路工艺的高速发展，工艺集成度允许片内集成更多的存储器。嵌入式存储器在系统芯片(SoC)的面积的逐步增加，存储器对芯片性能的影响也越来越大。动态随机存储器(DRAM)具备速度快、功耗低、密度高等优势，在SoC芯片中被广泛使用。
[0003]传统的DRAM基本单元由ITlC构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。
[0004]因此，业界一直在寻找可以用于制造DRAM的无电容器件技术。
[0005]专利CN102969278 A提出了利用浮体效应晶体管(FBC，Floating Body Cell)来代替DRAM的方法，实现了单管架构的DRAM存储器。其机理是利用绝缘体上硅器件中氧埋层的隔离作用所带来的浮体效应，将被隔离的浮体(Floating Body)作为存储节点，实现写“I”和写“O”。存储单元结构图如图1所示。
[0006]在专利CN102683418 A中，清华大学提出了一种FINFET动态随机存储器。其结构如图2所示。它是通过将产生的载流子存储在晶体管下方的体区中，利用晶体管的衬底偏置效应，通过调制体区内的电荷，使器件的阈值电压发生变化以达到存储信息的作用。
[0007]在近期的研究中，研究人员提出了一种新的浮栅型的单管动态存储器单元(如图3所示)。当在存储单元的控制栅CG端加上-2V的电压，漏端D端加上2V电压，源端S浮接时，器件中的TFET发生BTBT (带带隧穿)，电子被注入浮栅中，宏观上表示为器件阈值电压的降低，数据“I”被写入；当在CG加载2V的电压，D端加载OV或者-1V电压，S端浮接时，由于CG和D直接的正向压降，器件中的PN结正向偏置，因而浮栅中电荷往D端流出，阈值电压不变或稍有变大，我们称之为“O”被写入。当在CG加2V，D端加2V，S端浮接时，存“I”的单元阈值电压低，宏观上表现为管子导通，而存“O”的单元阈值电压高，宏观上表现为管子关断，我们可以通过测量电路读取电流来确定存储单元的存储状态。
[0008]但是因为该存储单元中器件的工作电压很小，这对于存储器的功耗来说是优点，但是在实际的存储器设计中，工作电压小直接影响到不同工作状态的可区分范围很小，特别是读操作时，存储器的“O”态和“ I”态之间电流差值很小，而存储器中我们常用差分灵敏放大器来读取数据。差分灵敏放大器的一条输入接位线BL(Bit Line)，另一端接一条基准参考电路。该基准参考电路的电流值(或电压)必须介于存储器读“O”态和读“I”态电流(电压)之间。这样就必须需要非常精确灵敏的基准参考电路才能保证其读功能正常。即使我们设计了非常准确的基准电路，但是在不同的使用条件(PVT:工艺process、电压voltage、温度temperature)下,基准电路必然会出现一定的波动偏差,这样就对设计提出了更高的挑战。[0009]因此，在新型单管浮栅型动态存储器的基础上，我们提出一种改进的存储单元来提高其读操作的可靠性和稳定性。
【发明内容】
[0010]本发明的目的在于克服现有技术存在的以上问题，提供一种差分的浮栅型DRAM存储单元，来提高其读操作的可靠性和稳定性。
[0011]为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现:
一种差分的浮栅型DRAM存储单元，包括单管浮栅动态存储单元晶体管Ml和单管浮栅动态存储单元晶体管M2，所述晶体管Ml和晶体管M2的上面是源线SL控制电路模块，所述晶体管Ml和晶体管M2的下面是位线BL控制电路模块和灵敏放大电路模块，所述晶体管Ml和所述晶体管M2的源极分别作为存储单元的两根源线SLl和SL2 ;所述晶体管Ml和所述晶体管M2的漏极分别作为存储单元的两根位线BLl和BL2 ;所述晶体管Ml和所述晶体管M2的第二层栅极作为存储单元的控制栅CGl和CG2。
[0012]所述晶体管Ml和晶体管M2对称分布，构成差分型浮栅存储单元。
[0013]所述源线SL控制电路模块包括第一编译码电路，第一编译码电路通过地址信号控制，同时提供电源，所述位线BL控制电路放大模块包括第二编译码电路，所述灵敏放大电路模块读取数据的任务。
[0014]本发明的有益效果是:
本发明在单管浮栅动态存储器的基础上，采用差分结构，读取时两条支路对比输入差分放大器，优化了采用基准参考电路输入灵敏放大器带来的读准确性问题，极大地提高了读取的稳定性。
【专利附图】
【附图说明】
[0015]图1为IT FBC动态存储器单元；
图2为IT FINFET动态随机存储器单元；
图3为新型单管浮栅型动态存储器存储单元；
图4为本发明的存储单元。
【具体实施方式】
[0016]下面将参考附图并结合实施例，来详细说明本发明。
[0017]参照图4所示，一种差分的浮栅型DRAM存储单元，包括单管浮栅动态存储单元晶体管Ml和单管浮栅动态存储单元晶体管M2，所述晶体管Ml和晶体管M2的上面是源线SL控制电路模块，所述晶体管Ml和晶体管M2的下面是位线BL控制电路模块和灵敏放大电路模块，所述晶体管Ml和所述晶体管M2的源极分别作为存储单元的两根源线SLl和SL2 ;所述晶体管Ml和所述晶体管M2的漏极分别作为存储单元的两根位线BLl和BL2 ;所述晶体管Ml和所述晶体管M2的第二层栅极作为存储单元的控制栅CGl和CG2。
[0018]所述晶体管Ml和晶体管M2对称分布，构成差分型浮栅存储单元。
[0019]所述源线SL控制电路模块包括第一编译码电路，第一编译码电路通过地址信号控制，同时提供电源，所述位线BL控制电路放大模块包括第二编译码电路，所述灵敏放大电路模块读取数据的任务。
[0020]本发明的原理:
编程操作时，在CGl端加上一个负电压VN(-2V)，CG2端接正电压VP (2V)，BLl接VP，BL2浮空，SL1、SL2浮空。这时对于左边的Ml支路，由于CGl和BLl分别接了 VN和VP，根据沟道带带隧穿原理，电子被选择性地注入Ml的浮栅FGl中，数据I被写入；同时，由于CG2接了 VP，BL2接0，存储管中的二极管正向偏置，FG中的电荷不变或者减少，数据O被写入。这时我们定义整体差分存储架构被写入O。同理，如果CGl施加电压VP，CG2接VN，BLl接0，BL2接VP，SL1、SL2浮空，则Ml被写入O而M2被写入1，我们定义整体差分存储架构被写入
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[0021]读取操作时，在CG1、CG2上施加一个电压VP，SL1、SL2接0，BL1、BL2端也接VP。存储I的管子工作，电路中流经很大电流，而存储O的管子电流很小，把两条支路电流Il和12输入灵敏放大器，如果11>12，则读出O ;如果11〈12，则读出I。
[0022]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种差分的浮栅型DRAM存储单元，其特征在于:包括单管浮栅动态存储单元晶体管Ml和单管浮栅动态存储单元晶体管M2，所述晶体管Ml和晶体管M2的上面是源线SL控制电路模块，所述晶体管Ml和晶体管M2的下面是位线BL控制电路模块和灵敏放大电路模块，所述晶体管Ml和所述晶体管M2的源极分别作为存储单元的两根源线SLl和SL2 ;所述晶体管Ml和所述晶体管M2的漏极分别作为存储单元的两根位线BLl和BL2 ;所述晶体管Ml和所述晶体管M2的第二层栅极作为存储单元的控制栅CGl和CG2。
2.根据权利要求1所述的差分的浮栅型DRAM存储单元，其特征在于:所述晶体管Ml和晶体管M2对称分布，构成差分型浮栅存储单元。
3.根据权利要求1所述的差分的浮栅型DRAM存储单元，其特征在于:所述源线SL控制电路模块包括第一编译码电路，第一编译码电路通过地址信号控制，同时提供电源，所述位线BL控制电路放大模块包括第二编译码电路，所述灵敏放大电路模块读取数据的任务。
【文档编号】G11C11/4063GK103745742SQ201310723105
【公开日】2014年4月23日 申请日期:2013年12月25日 优先权日:2013年12月25日
【发明者】李力南, 翁宇飞 申请人:苏州宽温电子科技有限公司