专利名称：动态存储器的列选择信号驱动电路的制作方法
技术领域：
动态存储器的列选择信号驱动电路
技术领域：
本实用新型涉及动态存储器技术领域，特别涉及一种动态存储器的列选择信号驱动电路。
背景技术：
如图1所示，当动态存储器在读操作时，列选择信号线CSL的列选择信号打开了位线(BL/BL_N)和局部数据线(LDQ/LDQ_N)之间的开关，由于局部数据线(LDQ/LDQ_N)和总数据线(MDQ/MDQ_N)之间的总数据开关MDQS在ACTIVE操作时早已打开，所以数据总线的正信号线MDQ的信号和数据总线的反信号线MDQ_N的信号中的一个会被正位线BL或负位线BL_N拉低，从而使得数据总线的正信号线MDQ与数据总线的负信号线MDQ_N之间有一个电压差。如图2所示，列选择信号线CSL的列选择信号有效后，第二级灵敏放大器SSA的均衡信号线RE_N的信号会变低从而打开数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N之间的开关，由于数据总线的正信号线MDQ与数据总线的负信号线MDQ_N之间有一个电压差，第二级灵敏放大器SSA的正输入信号线MA跟第二级灵敏放大器SSA的负输入信号线MA_N之间也会有电压差，当这个电压差增大到一定程度时，第二级灵敏放大器SSA的均衡信号线RE_N的信号变高关闭数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N之间的开关，同时第二级灵敏放大器SSA的放大使能信号线CMA的信号变高使得第二级灵敏放大器SSA开始放大操作。如图3所示，现有 的列选择信号驱动电路包括PMOS管MUPMOS管M2、NM0S管M4、NMOS管M5和第一反相器invl; PMOS管Ml的栅极和NMOS管M4的栅极连接CSL译码电路使能信号输入线csle ；PM0S管M2的栅极和NMOS管M5的栅极连接预译码结果线predecode ；PMOS管Ml的源极连接PMOS管M2的源极，PMOS管Ml的漏极、PMOS管M2的漏极、第一反相器invl的输入端和NMOS管M4的漏极共接，第一反相器invl的输出端连接列选择信号线CSL, NMOS管M4的源极连接NMOS管M5漏极，NMOS管M5的源极接地。如图4所示，当第二级灵敏放大器SSA工作时，第二级灵敏放大器SSA的均衡信号线RE_N已经关闭了数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N之间的开关,所以可以说当第二级灵敏放大器SSA工作时，数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经与第二级灵敏放大器SSA没有任何关系，即如图4中所示的tl这段时间内，数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经与第二级灵敏放大器SSA没有任何关系。列选择信号线CSL的列选择信号依旧为高，位线和局部数据线之间的开关依旧被打开，局部数据线和总数据线之间的开关也处于打开状态，所以第一级灵敏放大器SA依旧在驱动数据总线的正信号线MDQ/数据总线的负信号线MDQ_N，但是数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N断开，对于第二级灵敏放大器SSA来说数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经没有任何关系，这样就造成了耗电的浪费，因为数据总线的正信号线MDQ/数据总线的负信号线MDQ_N已经不需要被第一级灵敏放大器SA驱动了。所以尽量减少tl的时间就会达到省电的目的。
实用新型内容本实用新型提供一种动态存储器的列选择信号驱动电路，解决动态存储器读操作时的电能浪费问题，以有效减少动态存储器的功耗。为了实现上述目的，本实用新型采用如下技术方案:一种动态存储器的列选择信号驱动电路，包括PMOS管MUPMOS管M2、PM0S管M3、NMOS管M4、NMOS管M5、NMOS管M6第一反相器和第二反相器；第二反相器的输入端连接第二级灵敏放大器的放大使能信号线或第二级灵敏放大器的均衡信号线，第二反相器的输出端连接PMOS管M3的栅极和NMOS管M6的栅极；PM0S管Ml的栅极和NMOS管M4的栅极连接列选择信号译码电路使能信号输入线；PM0S管M2的栅极和NMOS管M5的栅极连接预译码结果线；PM0S管Ml的源极、PMOS管M2的源极和PMOS管M3的源极共接，PMOS管Ml的漏极、PMOS管M2的漏极、PMOS管M3的漏极、第一反相器的输入端和NMOS管M4的漏极共接，第一反相器invl的输出端连接列选择信号线，NMOS管M4的源极连接NMOS管M5漏极，NMOS管M5的源极连接NMOS管M6的源极，NMOS管M6的漏极接地。相对于现有技术，本实用新型具有以下有益效果:本实用新型提供一种动态存储器的列选择信号驱动电路，通过在第二级灵敏放大器的放大使能信号或第二级灵敏放大器的均衡信号为高且动态存储器中第二级灵敏放大器工作时，将列选择信号置低关闭位线和局部数据线之间的开关，以此解决动态存储器读操作时的电能浪费问题，以有效减少动态存储器的功耗。
图1为现有动态存储器数据放大路径的示意图；图2为第二级灵敏放大器的示意图；图3为现有列选择信号驱动电路的示意图；图4为现有动态存储器读操作时的信号波形图；图5为本实用新型动态存储器的列选择信号驱动电路的结构示意图；图6为本实用新型动态存储器读操作时的信号波形图。
具体实施方式
以下结合附图对本实用新型的实施方式做进一步描述。请参阅图5和图6所示，本实用新型一种动态存储器的列选择信号驱动电路，包括PMOS 管 Ml、PMOS 管 M2、PMOS 管 M3、NMOS 管 M4、NMOS 管 M5、NMOS 管 M6 第一反相器 invl 和第二反相器inv2。第二反相器inv2的输入端连接第二级灵敏放大器SSA的放大使能信号线CMA，第二反相器inv2的输出端连接通过反向放大使能信号线CMA_N连接PMOS管M3的栅极和NMOS管M6的栅极。PMOS管Ml的栅极和NMOS管M4的栅极连接CSL译码电路使能信号输入线csle ；PM0S管M2的栅极和NMOS管M5的栅极连接预译码结果线predecode ；PM0S管Ml的源极、PMOS管M2的源极和PMOS管M3的源极共接，PMOS管Ml的漏极、PMOS管M2的漏极、PMOS管M3的漏极、第一反相器invl的输入端和NMOS管M4的漏极共接，第一反相器invl的输出端连接列选择信号线CSL，NMOS管M4的源极连接NMOS管M5漏极，NMOS管M5的源极连接NMOS管M6的源极，NMOS管M6的漏极接地。本实用新型针对图3中的结构，增加晶体管PMOS管M3、NM0S管M6和反相器inv2，inv2输入为cma,输出为cma_n,M3和M6的栅极接cma_n,当cma为低时，cma_n为高,M3关断，M6导通，CSL的值由csle和predecode决定，当cma为高,cma_n为低，M3导通，M6关断，csl被强制为低。csl为低就会关闭图1所示的位线(BL/BL_N)和局部数据线(LDQ/LDQ_N)之间的开关从而达到省电目的。如图6所示，RE_N变高和CMA变高是同时的，RE_N变高后MDQ/MDQ_N跟SSA没有任何关系，所以这时候就可以让CSL变低从而关闭BL与LDQ之间的开关达到省电目的。由于RE_N变高与CMA变高是同时的，两个信号都可以被用于使CSL变低。如图6所示，应用本实用新型列选择信号驱动电路的动态存储器读操作时:列选择信号由低置高打开位线BL/BL_N和局部数据线LDQ/LDQ_N之间的开关；数据总线的正信号线MDQ和数据总线的反信号线MDQ_N中的一个会被正位线BL或负位线BL_N拉低；使得数据总线的正信号线MDQ与数据总线的负信号线MDQ_N之间有一个电压差；列选择信号有效后，第二级灵敏放大器SSA的均衡信号线RE_N的信号会变低从而打开数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入 信号线MA_N之间的开关，由于数据总线的正信号线MDQ与数据总线的负信号线MDQ_N之间有一个电压差，第二级灵敏放大器SSA的正输入信号线MA跟第二级灵敏放大器SSA的负输入信号线MA_N之间也会有电压差，当这个电压差增大到一定程度时，第二级灵敏放大器SSA的均衡信号线RE_N的信号变高关闭数据总线的正信号线MDQ/数据总线的负信号线MDQ_N与第二级灵敏放大器SSA的正输入信号线MA/第二级灵敏放大器SSA的负输入信号线MA_N之间的开关，同时第二级灵敏放大器SSA的放大使能信号线CMA的信号变高使得第二级灵敏放大器SSA开始放大操作；第二级灵敏放大器SSA的均衡信号线RE_N的信号或第二级灵敏放大器SSA的放大使能信号线CMA的信号变高的同时通过动态存储器的列选择信号驱动电路强制将列选择信号置低。列选择信为低就会关闭位线BL/BL_N和局部数据线LDQ/LDQ_N之间的开关从而达到省电目的。
权利要求1.一种动态存储器的列选择信号驱动电路，其特征在于，包括PMOS管Ml、PMOS管M2、PMOS 管 M3、NMOS 管 M4、NMOS 管 M5、NMOS 管 M6、第一反相器(invl)和第二反相器(inv2)；第二反相器(inv2)的输入端连接第二级灵敏放大器的放大使能信号线(CMA)或第二级灵敏放大器的均衡信号线(RE_N)，第二反相器(inv2)的输出端连接PMOS管M3的栅极和NMOS管M6的栅极；PM0S管Ml的栅极和NMOS管M4的栅极连接列选择信号译码电路使能信号输入线(csle) ；PM0S管M2的栅极和NMOS管M5的栅极连接预译码结果线(predecode) ；PM0S管Ml的源极、PMOS管M2的源极和PMOS管M3的源极共接，PMOS管Ml的漏极、PMOS管M2的漏极、PMOS管M3的漏极、第一反相器(invl)的输入端和NMOS管M4的漏极共接，第一反相器(invl)的输出端连接列选择信号线(CSL)，NMOS管M4的源极连接NMOS管M5漏极，NMOS管M5的源极连接NMOS管M6的源`极，NMOS管M6的漏极接地。
专利摘要本实用新型提供一种动态存储器的列选择信号驱动电路，在现有列选择信号驱动电路的基础上增加PMOS管M3、NMOS管M6和反相器inv2，inv2输入为第二级灵敏放大器的放大使能信号cma，输出为cma_n，M3和M6的栅极接cma_n，当cma为低时，cma_n为高，M3关断，M6导通，列选择信号的值由列选择信号译码电路使能信号和预译码结果决定，当cma为高，cma_n为低，M3导通，M6关断，csl被强制为低。本实用新型通过在动态存储器中第二级灵敏放大器工作时，关闭位线和局部数据线之间的开关，以此解决动态存储器读操作时的电能浪费问题，以有效减少动态存储器的功耗。
文档编号G11C11/4063GK203150142SQ20132013892
公开日2013年8月21日 申请日期2013年3月25日 优先权日2013年3月25日
发明者段会福, 俞冰, 付妮 申请人:西安华芯半导体有限公司