一种相变存储裸阵列的选址系统的制作方法

本发明属于微纳电子技术领域，具体涉及一种相变存储裸阵列的选址系统。

背景技术：

相变存储器是利用以硫系化合物为主的相变材料可在晶态和非晶态之间发生可逆相变的基本原理来存储数据。相变材料处于晶态时具有低电阻率，呈现出低阻态；处于非晶态时具有高电阻率，呈现出高阻态。通过施加不同特点的脉冲对相变材料进行加热可实现晶态和非晶态之间的相互转变。两种相态高低阻态之间差异显著，因此通过高阻和低阻时电流差异也显著，便可以有效区分二进制的“0”和“1”两种状态，实现数据的存储和读写。

相变存储器实现存储及读写功能的核心是相变材料(硫系化合物为主)，相变存储单元常见的典型结构主要由上电极、相变层、下电极、绝缘层及衬底构成。通过上下电极对相变材料施加脉冲，不同的脉冲对相变材料有不同的焦耳热加热效果，使得相变材料在晶态和非晶态之间相互转变。相变主要发生在相变层内靠近下电极的一小块区域，称为相变区域。相变材料以硫系化合物合金为主，目前大部分采用的是Ge2Sb2Te5，简称GST。电极材料一般选用高熔点、低电阻的材料，如TiW。

对相变存储单元主要采用施加脉冲信号的方式进行操作，具体的操作方式有三种：RESET操作(写入过程)、SET操作(擦除过程)和READ操作(读取过程)。进行RESET操作是使相变存储单元达到高阻态，应对其施加一个脉宽较小幅值较高的电压或电流脉冲信号，首先使相变存储单元相变区域的温度迅速上升到熔化温度以上，相变材料长程有序的状态被 破坏，再使相变区域快速冷却到结晶温度以下，相变材料来不及晶化，形成非晶态呈现高阻态；进行SET操作是使相变存储单元达到低阻态，应对其施加一个脉宽较大幅值较低的电压或电流脉冲信号，这样的脉冲对相变区域加热时，相变材料长时间停留在熔化温度和结晶温度之间，相变材料有足够的时间进行结晶，充分晶化，形成晶态呈现低阻态；进行READ操作是为了读取相变存储单元的高低阻状态从而读取存储的数据“0”或“1”，应对其施加幅值很小的脉冲信号，产生的焦耳热不足以干扰相变材料的相态，因此进行读取时不会改变相变存储单元存储的数据。

目前主流的相变存储器阵列结构是上下电极交叉阵列，上下电极交汇处为一个存储单元，电极施加脉冲信号等即可对该单元进行读写操作。在相变存储器阵列中，每一个存储单元只包含一个存储电阻，即相变存储单元，该存储单元的两端分别连接到一条字线和一条位线。当列译码器将一条位线设置为高电平/低电平。而其他位线悬空时，表示该位线有效；当行译码器将一条字线设置为低电平/高电平，而其他字线悬空时，表示该字线有效。每选中一条位线和一条字线就选中一个存储单元进行操作。也可以直接通过扎针直接选择一个上电极和一个下电极来确定一个存储单元接入测试系统进行测试。

将相变存储单元的上下电极正确连接至半导体特性分析仪后便可根据需要进行相关电特性的测试。相变存储阵列的测试便是在此基础上进行的，关键是高效准确的选取任意待测单元。根据实验室已有设备，对阵列进行测试选址主要有如下两套方案：

(1)扎针选址法：采用探针台的微米探针扎在电极引出的Pad上，两个探针分别与半导体特性分析仪的两个端口相连，其中一个探针扎在阵列单元上电极引出的Pad上，另一个探针扎在阵列单元下电极引出的Pad上，每次扎取不同的上下电极即可确定阵列中的不同单元连入测试系统；

(2)设计选址系统：采用引线键合绑线后，将电极引出至各个管脚， 设计外围电路和选址测试板选择不同的管脚从而选择不同的上下电极来确定阵列中的单元来进行测试。

第一种方案，采用的设备主要有Cascade S300微波探针台、半导体特性分析仪、高频示波器等。在微波探针台上，用两根探针选中单元的上下电极，探针的信号引出端分别与半导体特性参数测试仪、高频示波器、取样电阻连接。半导体特性分析仪的源测量单元可以进行直流I-V扫描，获取相变单元I-V特性曲线，并从曲线中读取阈值电压和阈值电流。半导体特性分析仪的脉冲发生器可以产生高速脉冲，进行脉冲擦写操作。示波器用来观察波形，避免失真的下降沿影响单元的相变过程。通过I-V测试得到相变曲线，确定相变存储单元的高低阻态；通过逐步调整脉冲信号的幅值和宽度，确定相变存储单元SET脉冲参数、RESET脉冲参数。

此方案用于相变存储阵列中的一个相变存储单元的测试，可以方便快捷的对所选单元进行测试，但是这一方法对环境要求较高，并且扎针的深浅不同会得到不同的接触电阻，这也会影响测试结果。更主要的问题是，使用此方案时需要人工在显微镜下寻找单元，测试效率非常低。因此对于大容量相变存储阵列，由于要测的单元较多，需要一种阵列测试系统来配合单元选址进行测试。采用第二种方案，将引线键合绑线后，将管脚引出，利用设计的选址系统将能快速简捷并准确地选定单元，完成对所选单元的相关性能测试。

总的来说，两种测试相变存储阵列方案的关键都是可以准确寻找到待测单元。原有方案使用探针台扎针，只用扎上待测单元上下电极引出的Pad就可以确定该单元，但扎针操作耗时较为繁琐。

技术实现要素：

针对现有技术的缺陷，本发明的目的在于提供一种相变存储裸阵列的选址系统，旨在解决传统扎针选址方法测试效率低下，测试结果较容易受到扎针程度问题影响的技术问题。

本发明提供了一种相变存储裸阵列的选址系统，用于在对相变存储阵列进行性能测试时提供选址控制；包括行选择电路、行控制电路、列选择电路和列控制电路；所述行控制电路的一端与所述行选择电路连接，所述行控制电路的另一端用于与相变存储阵列连接；所述列控制电路的一端与所述列选择电路连接，所述列控制电路的另一端用于与相变存储阵列连接；工作时，所述行选择电路和所述列选择电路均与半导体特性分析仪连接，半导体特性分析仪用于提供相变存储阵列测试所需的测试信号和激励信号；通过行选择电路和列选择电路实现多路复用高速模拟通道的选通，通过二进制地址码选择所述相变存储阵列的行地址和列地址。

更进一步地，所述行选择电路和所述列选择电路的结构相同，包括逐级连接的n级高速开关阵列；第一级包括一个开关单元，开关单元包括2^m路复用通道模拟开关，2^m路复用通道模拟开关的一端均相连并作为公共端接收输入信号；第二级包括2^m个开关单元，每个开关单元包括2^m路复用通道模拟开关，第一个开关单元中2^m路复用通道模拟开关的一端均相连并与第一级中第一路复用通道模拟开关的另一端连接；第二个开关单元中2^m路复用通道模拟开关的一端均相连并与第一级中第二路复用通道模拟开关的另一端连接；……第2^m个开关单元中2^m路复用通道模拟开关的一端均相连并与第一级中第2^m路复用通道模拟开关的另一端连接；……第n级包括2^m×n个开关单元，每个开关单元包括2^m路复用通道模拟开关，第一个开关单元中2^m路复用通道模拟开关的一端均相连并与第一级中第一路复用通道模拟开关的另一端连接；第二个开关单元中2^m路复用通道模拟开关的一端均相连并与第一级中第二路复用通道模拟开关的另一端连接；……第2^m×n个开关单元中2^m路复用通道模拟开关的一端均相连并与第一级中第2^m路复用通道模拟开关的另一端连接；其中，m、n均为大于等于1的正整数。

更进一步地，所述行控制电路和列控制电路结构相同，包括m*n路控制单元，每一路控制单元包括依次串联连接的电阻和开关，电阻的非串联 连接端接电源，开关的非串联连接端接地。

本发明优势在于，将待测相变存储阵列接入测试系统后，对阵列中不同单元进行测试时，只需要确定该单元所在的行列数，并将行列数转换成二进制地址码，通过改变控制电路对应开关的闭合状态来输入相应的行列地址二进制地址码，电路自会选通相应行列电极形成测试回路完成测试。比传统的扎针法快捷简便，大大提高了测试效率，并且不会因为扎针水平影响测试结果。而且本发明可以实现选通相变存储阵列的每一个单元，满足测试要求。

附图说明

图1是本发明实施例提供的相变存储裸阵列的选址系统与相变存储阵列和半导体特性分析仪之间的结构示意图；

图2是本发明实施例提供的相变存储裸阵列的选址系统中列选择电路和行选择电路的结构示意图；

图3是本发明实施例提供的相变存储裸阵列的选址系统中行控制电路和列控制电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

为了满足相变存储阵列的测试需求，本发明的相变存储阵列测试系统可以方便快速准确地选择较多字线位线其中之一并将其接入半导体特性分析仪进行测试。本发明设计了提供的大容量相变存储器阵列的测试系统用于对不带有选通晶体管的大型相变存储器阵列进行测试。测试系统可以使用拨码开关进行二进制选址，通过高速多路模拟通道对大型相变存储器阵列中的单元进行选通，并用半导体特性分析仪对相变存储器单元进行性质性能测试。

半导体特性分析仪用来产生测试、激励信号，并进行测量工作。

本发明原理上是用设计的选址系统替代扎针选址，选址测试板只用控制输入待测单元行列(字线位线)地址的二进制码，便可将待测单元接入测试电路进行相关电特性的测试。整个测试回路总体框图如图1所示。

如图，行选择电路和列选择电路及相关控制电路构成了选址系统，相变存储阵列通过选址系统与半导体特性分析仪连接构成整个测试回路完成相变存储阵列的测试。

由于测试的相变存储阵列主要采用上下电极交叉阵列结构，行选择电路和列选择电路是选址系统的关键部分，主要利用多级高速开关阵列实现多路复用高速模拟通道的选通，可通过二进制地址码选择阵列行地址和列地址(上电极和下电极)。控制电路控制输入到行选择电路和列选择电路的二进制地址码，可通过单片机或者开关控制高低电平等方法来实现。将选择电路和控制电路都设计在PCB开发板上，测试阵列安装在PCB板上与半导体特性分析仪相连。半导体特性分析仪(本实验室采用的有Keithley4200-SCS，Keysight-B1500)用来提供相变存储单元及阵列测试所需的测试和激励信号。它含有激励测试单元(SMU)，远置前端放大器，脉冲发生器等模块，这些模块的配置参数可以满足相变存储单元电阻测试、直流I-V扫描测试、脉冲I-V扫描测试以及Reset和Set脉冲测试的要求。测试时，行选择电路和列选择电路选定测试单元接入测试回路，由半导体特性分析仪产生测试信号或者激励信号。

用此方法，改变测试单元时，不用变换扎针，只用通过待测单元的行列数确定其对应的行列二进制地址码，改变控制电路对应开关闭合状态，控制二进制地址码的输入，即可选定待测单元接入测试电路，大大提高了测试效率。多路复用模拟通道是设计行选择电路和列选择电路的关键，多路复用模拟通道由多级高速开关阵列逐级连接构成。

图2是由n级开关阵列组成的多路复用通道选通原理图。如图2所示， 每一级的开关均为2^m路复用通道模拟开关，第一级用一个开关，公共端接信号输入端，2^m个复用通道端分别接第二级的2^m个开关的公共端，由此两级开关阵列共可以选通2^m×2^m＝2^m×2路通道，由此类推，每一级开关的每个复用通道都与下一级开关的公共端相连，那么n级开关阵列总共可以实现选通2^m×n路通道。需要m×n位二进制码地址控制选通通道。举例说明，如一个简单的二级开关阵列，每一个开关都选用4路复用通道，总共即可选通4×4＝16路。用二进制即是选通2⁴路，所以需要4位二进制码地址控制选通通道。4位地址前2位控制一级开关，后2位控制二级开关，确定4位二进制码即可确定选通16路之一的通道。例如输入地址码为“0111”，前两位“01”确定的是一级开关的第2路选通，接入第二个二级开关的公共端，后2位“11”确定的是此二级开关的第4路选通，因此最后选择的是16路通道中的第8路通道。由此类推，若采用三级开关阵列，便可进行4×4×4＝64路选通，同时需要6位二进制地址码。根据此原理可以依据待测相变存储阵列的大小设计行选择电路和列选择电路，行列选择电路都是由多级开关构成，开关阵列所分的级数由所选的多路复用通道模拟开关的通道数决定。

每一个2^m路复用通道模拟开关均有一个输入通道和2^m路输出通道，另外还有m位地址码输入端。这m位地址码输入端则与控制电路相连，通过输入的二进制地址码确定该模拟开关工作时导通的通道。控制电路输入的二进制地址码确定行列地址。利用拨码开关连接电阻，通过控制开关是否导通来控制电阻下端的高低电平。

多路复用通道模拟开关的选择需要慎重考虑。首先，将由多级高速开关组成的选址电路接入测试电路的时候，由于测试时会有高速信号，此时保持断路的未被选中的通道将等效为一串并联的电容，这些等效电容负载将会影响测试信号。通过选择稳定的开关芯片可以将负载效应控制在可接受范围；另外，多路复用模拟通道的带宽对信号完整性的影响也是值得注意的。

相变存储阵列的每行电极都和行选择电路开关阵列的输出通道分别相连，每列电极都和列选择电路开关阵列的输出通道分别相连，测试时，把待测单元的行列数变换成二进制码，通过行列控制电路输入到行列选择电路以分别确定通道。行列选择电路的公共端分别与半导体特性分析仪的两端相连，则整个测试系统形成信号回路。

行控制电路和列控制电路结构相同，如图3所示，均包括m*n路控制单元，每一路控制单元包括依次串联连接的电阻和开关，电阻的非串联连接端接电源，开关的非串联连接端接地。

为了更进一步的说明本发明实施例提供的一种相变存储裸阵列的选址系统；现以256Kb相变存储阵列选址测试板的实现为例，详述如下：为了实现相变存储阵列测试时快速选址的功能，我们将选址电路设计集成在电路印刷板(PCB)上。Altium Designer是一款优秀的PCB设计软件，具有强大的电路设计功能，此软件可以把原理图设计、电路仿真、PCB绘制编辑、拓扑逻辑自动布线、信号完整性分析和设计输出等技术完美融合。本文便是通过利用Altium Designer软件绘制出原理图进过仿真优化后再制作出PCB板，再将元器件焊接到PCB板上的方法设计出一个256Kb的相变存储阵列测试选址测试板。

在设计相变存储阵列选址测试板时，由于测试时需要用到高速脉冲信号等，设计过程中将面临信号完整性、电源完整性、电磁干扰等问题。因此在利用Altium Designer软件进行PCB设计和布线时应该认真考虑PCB布线、元器件布局和PCB分层等过程。

由前面介绍可以知道，整个测试系统是由多路复用模拟通道控制的行选择电路和列选择电路将相变存储阵列与半导体特性分析仪的两个端口相连，行选择电路选择的行电极与列选择电路选择的列电极交叉处构成待测存储单元，接入整个测试电路形成回路。

以本发明中一个256Kb相变存储阵列测试选址系统为例，该阵列是由 512×512的相变存储单元构成，即该阵列由512个行电极和512个列电极交叉构成。512＝16×16×2，因此，行选择电路和列选择电路都可以设计成三级开关阵列，第一级为2路复用模拟通道，第二级第三级为16路复用模拟通道。行选择电路和列选择电路的开关阵列均由9位二级制码地址控制，为相变存储阵列提供512路复用模拟通道。

其中，一个输入端，通过BNC接头接半导体特性分析仪Keysight-B1500的SMU1端，用于输入测试信号与激励信号，512路复用模拟通道分别接512根行线，根据输入的二进制地址码选择其中一个通道输出，从而选中相变存储阵列待测单元的行电极。512＝2⁹路输出总共需要9位地址进行选择，因此准备了9位地址输入端A0～A8。其中地址A0～A8的输入方式同时设计了两个方法，一种是采用Labview控制程序构造计算机界面提供人机交互接口，在界面上输入行列地址，通过计算机处理将地址码发送到单片机上，单片机根据实验需要自己所编程序将地址码以高低电平的形式输入到选址测试板上；另一种方法是直接利用拨码开关连接电阻，通过控制开关是否导通来控制电阻一段的高低电平，进而确定各级多路复用模拟通道的选通。

由于行电极交错分布在相变存储阵列左右两边，第一级开关将通道分为2个256路，一个256路为全为奇数列，另一个256路全为偶数列。第一级选通使用芯片为TI的TS5A63157芯片。此芯片为高速模拟开关，一个公共端COM接BNC输入，一个输入端IN通过锁存器接地址A0，两个输出端NC和NO分别接奇数数列COM端和偶数列COM端，当IN＝A0＝0时，阵列的奇数列选通，当IN＝A0＝1时，阵列的偶数列选通。第二级和第三级选通电路均使用TI的CD74HC4067，此芯片为16路多路复用器，工作电压2V～6V，提供16路模拟通道，带宽达到89MHZ，可以满足测试要求。芯片带有4位控制端S0～S3，用来控制16路的输出。第二级选通电路使用两个CD74HC4067，奇数列对应一个，其COM端接第一级的NC端；偶数列对应一个，其COM端对应第一级的NO端，两个芯片的四位控制端 S0～S3都分别对应地址线中除A0外的8位地址A1～A8的高四位即A1～A4，两芯片的16路输出分别再接16个CD74HC4067的COM端，这2×16＝32个CD74HC4067组成第三级选通电路。第三级选通电路中芯片的四位控制端S0～S3都分别接地址A1～A8的低四位即A5～A8。经过三级选通得到2×16×16个可控制的模拟通道，分为两组16×16＝256路通道分别与阵列接口的256路奇数列与256路偶数列相连。综上所述，所设计的三级开关阵列可以通过A0～A8这9位地址码实现对所有的512条模拟通道中任意一路的选通功能。

列选择电路采用与行选择电路相同的三级选通电路，2×16×16条模拟通道分别接阵列的512个列电极，而其输出端通过BNC接头接半导体特性分析仪(Keysight-B1500)的另一端SMU2端口。列选择电路输入9位二进制地址码的方法也与行选择电路相同。这样，通过行选择电路与列选择电路的共同作用，测试时就可以在512×512的相变存储阵列中快速准确地选择所需要的单元进行各种电特性测试。

为了保证测试信号的完整性，降低高速电路中噪音的干扰，根据以上原理设计出相变存储阵列选址测试板原理图后，在生成PCB板的过程中需要考虑很多因素，具体布线都将参考许多文献中提出的方法原则。由于阵列中心布线密集，PCB板采用四层板结构，四层分别布线行选择电路，列选择电路，电源层，接地层，相邻层之间的信号线正交走向，减少层间电磁干扰。

在本发明实施例中，256Kb相变存储阵列的选址系统使用步骤如下：

(1)将测试板电源接口接上直流电源，电源输出为4V，保证测试板上各芯片正常选通。

(2)将测试板Pin BNC接头接B1500半导体特性分析仪SMU1输出口，将测试板Pout BNC接头接B1500半导体特性分析仪SMU2输出口。此时整个测试电路连通。

(3)测试板开关S0～S8控制9位二进制，可选通512行中任意一行。开关S9～S17控制9位二进制，可选通512列中任意一列。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。